SU1697071A1 - Генератор ортогонально противоположных сигналов - Google Patents

Abstract

Изобретение относитс  к области автоматики и вычислительной техники и может быть использовано в радиотехнических системах , примен ющих цифровые методы формировани  сложных сигналов. Цель изобретени  - упрощение генератора. Генератор содержит m-разр дный счетчик 2, сумматор 3 по модулю 2т-1, регистр 6, блок пам ти 8, блок 9 инверсии знака, элементы И 4, 7, ИЛИ 5. Ввод сумматора по модулю 2т-1, элемента ИЛИ и второго элемента И в состав генератора позвол ет упростить конструкцию благодар  формированию системы сигналов из одной базовой последовательности, записанной в блок пам ти . 1 ил., 1 табл.

Description

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в радиотехнических системах, примен ющих цифровые методы формировани  сложных сигналов.

Цель изобретени  - упрощение генератора .

На чертеже приведена функциональна  схема генератора.

Генератор содержит тактовый генера- тор 1, гп-разо д-ный двоичный счетчик 2, сумматор 3 по модулю 2т-1, элементы И 4, ИЛИ 5, (гл-М)-разр дный регистр б, элемент И 7, блок 8 пам ти, блок 9 инверсии знака,.

В предлагаемом генераторе в качестве двоичных кодовых последовательностей системы сигналов используютс  строки матрицы инцидентности циклической 3-схемы Адамара. Использование циклической 3- схемы Адамара позвол ет хранить в блоке 8 пам ти только одну базовую кодовую последовательность , относительно которой остальные кодовые последовательности могут быть получены при помощи суммировани  по модулю 2т-1 на сумматоре . При этом объем системы сигналов в 2 раза превышает базу кодировани .

Базовый блок циклической 3-схемы Ада- vaoa (содержимое блока 8 пам ти) дл  р да значений имеет следующий вид

0110100()

011101100101000(т-4)

0110110111100010101110000 Ю010С()

Генератор работает следующим образом .

Счетчик 2, подсчитывающий тактовые импульсы от генератора 1, задает период ортогонально-противоположных сигналов . В конце каждого периода по состо нию 11...1 счетчика 2 вырабатываетс  сигнал 1 на выходе элемента И . Этот сигнал управл ет приемом входной информации в регистр 6, причем запись осущест вл етс  в начале каждого периода,

В разр дах с первого по m-й регистра б представлен номер ортогонально-противоположного сигнала - номер бита в базовой последовательности, начина  с которого, циклически считываетс  двоичный код из блока 8 пам ти. При этом цикл адресов с«и- тывани  вырабатываетс  сумматором 3 по модулю 2т-1 из текущих состо ний счетиика

2 и посто нного (в течение периода Т) смещени , заданного с m-разр дных выходов регистра б. Элемент И 7 служит дл  формировани  последовательности в том случае, когда номер ортогонально-противоположного сигнала представлен единичным входов 11...1. Элемент ИЛИ 5 выполн ет функцию логическкой сборки сигналов. Блгк 9 инверсии знака позвол ет получить выходной сигнал к пр мом или инверсном коде з зависимости от управл ющего сигнала на(т-Ы)-м разр дном выходе регистра 6 Кроме того, в функции блока 9 переход от логических уровней О, 1 к аналоговым значени м +1, -1.

Работа генератора дл  случа  характеризуетс  таблицей.

Claims (1)

1. Формула изобретени  Генератор ортогонально противоположных сигналов, содержащий тактовый ге- чератор, m-разр дный двоичный счетчик (где 2т- размерность системы сигналов), (гл+1)-разр дный регистр, блок пам ти, первый элемент И, блок инверсии знака, причем выход тактового генератора соединен с входом пт-разр дного двоичного счетчика, информационный вход (т+1)-разр дного регистра  вл етс  входом номера сигнала генератора, выход блока инверсии знака  вл етс  выходом генератора, о т л и- дающийс  тем, что, с целью упрощени , он содержит сумматор по модулю 2т-1, второй элемент И, элемент ИЛИ, причем выход гп-разр дного двоичного счетчика поразр дно соединен с первым входом сумматора по модулю 2т-1 и входами первого элемента И, с первого по m-й разр дные выходы регистра соединаны с вторыми разр дными входами сумматора по модулю 2т- -1 и входами второго элемента И, выход сумматора по модулю 2т-1 соединен с адресным входом блока пам ти, выход блока пам ти - с первым входом «элемента ИЛИ, выход первого элемента И - с управл ющим входом записи регистра и с вторым входом элемента ИЛИ. выход второго элемента И - с третьим входом элемента ИЛИ, выход элемента ИЛИ - с информационным входом блока инверсии знака, управл ющий вход б оха инверсии знака соединен с (ггН-1}-м разр дным выходом регистра.