JPS5828786B2

JPS5828786B2 - デイジタル映像信号をパルス幅変調またはパルス数変調された輝度制御信号に変換する装置

Info

Publication number: JPS5828786B2
Application number: JP48110971A
Authority: JP
Inventors: 尚武斉藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1973-10-04
Filing date: 1973-10-04
Publication date: 1983-06-17
Also published as: JPS5062563A

Description

【発明の詳細な説明】本発明は符号化された映像信号、原信号の振幅に比例す
る幅を有するパルス幅またはパルス数に変調された画像
表示装置の輝度制御信号に変換する装置に関し、その目
的は簡易な装置により正確なパルス幅のまたはパルス数
の画像表示装置の輝度制御信号に変換する装置を得るこ
とにある。

図面に示す本発明の一実施例について以下詳細に説明す
る。

第１図に示す原理図において、１はアナログ信号入力端
子２はアナログディジタル変換器でｎビット符号化され
る。

以下の説明はｎ−３としている。

３はｎ個縦続接続され、こ＼では３個接続されたフリッ
プ、フロップで、ＦＦ１．ＦＦ２．ＦＦ３とする。

４は出力信号を与えるフリップ、フロップで、ＦＦｏと
する。

５は出力信号線である。３は、６に印加される制御信号
により、シフトレジスタ動作、カウンタ動作のいづれの
動作も可能である。

はじめに、ＦＦｏは１に印加されるリセット信号により
、論理的にＯ′”の状態にリセットする。

以下″０″、″１ ” 、０、１はすべて論理的な
０゜１を意味するものとする。

制御信号源６からの制御信号をシフトレジスタ動作用に
することにより、３はシフトレジスタとして動作し、３
に印加された映像信号は、フリップ、フロップＦＦ１．
ＦＦ２゜ＦＦ３に順次移される。

３ビツトの信号が全て論理１０″ならば、フリップ。

フロップＦＦｏは”０１１のままであり、少くとも１ビ
′・ノドが・１・・ならば、ＦＦｏはｆｆ１１ｊにセ
ットされる。

３ビツトの符号を３に移し終えた後、制御信号源６から
の信号をカウンタ動作用に切り換えることにより、３は
カウンタとして動作する。

ただし、減算カウンタであるとする。

３にクロック、パルスを加えて減算を行ない、フリップ
。

フロップＦＦ１．ＦＦ２．ＦＦ３すべてがＯ１１になっ
たところで、ＦＦｏはリセットされる。

ＦＦ１を最低位の桁、ＦＦ３を最高位の桁とすると、た
とえばＦＦ１．ＦＦ２．ＦＦ３が１００ならば、１クロ
ツクの間、ＦＦｏは１”の状態を保持した後、ＯＩ＋の
状態になる。

０１０ならば、２クロツクの間、ＦＦｏは”１″の状態
を保つ。

したがって第２図ａに示すような、３ビツトの符号で上
から順に０００，１００，０１０゜１１０．００１，１
０１，０１１，１１１を示す映像信号が前記装置におい
て処理されたとき、それぞれの信号は第２図すに、上か
ら順に示すように０，１，２，３，４，５，６，７のパ
ルス幅に変換される。

第３図は第１図図示を具体例として示すものである。

同図において、５１〜５４はＪ−に型フリップフロップ
、５５はインバータ、５６〜６３はＡＮＤ回路、６４〜
６９はＯＲ回路、３０はディジタル符号化された映像信
号Ｖの入力端子、３６はフリップフロップ５１〜５３を
シフトレジスタ動作およびカウンタ動作に切り換えるた
めの信号を印加する信号端子、５０は出力端子、３γは
フリップフロップ５４をリセットするためのリセット信
号を印加する信号端子である。

はじめに、リセット信号ＲをＲ＝１とするとＡＮＤ回路
６２の出力は０．ＯＲ回路６９の出力は１になるので、
Ｊｏ＝Ｏ、Ｋｏ＝１となり、クロックパルスをＦＦｏ５
４のＣＰ端子に印加することにより、ＦＦｏはＯにリセ
ットされる。

また、ＦＦ１〜ＦＦ３のリセット端子ＣＬＲにもリセッ
ト信号Ｒが印加されるのでＦＦ、〜ＦＦ３はＯにリセッ
トされる。

つぎに、制御信号ｕ＝０とすると大力端子３０により印
加されるディジタル映像信号Ｖは、６４゜５５．６５を
通過してＪｌ、に、に印加され、ＦＦ１５１はＣＰ端子
に印加されるクロックパルスによりＯまたは１の状態と
なる。

ＦＦｏの入力端子はに□＝Ｏ（ｕ＝０１Ｒ＝Ｏ、Ｒは
前記したＦＦｏ。

ＦＦ −ＦＦ３をリセットするときのみ１とする）とな
り、入力端子３０に印加された信号はＪｏに印加される
。

したがって、２発目以降のクロックパルスが加わると、
ＦＦ１の出力Ｑ１は５６，６６を通過してＪ２Ｊこ印加
され（５１の出力はｕ＝０であるからｏ）ｔＱｌ
はに２に印加されるので、ＦＦ１が１（Ｑ１＝１）なら
ばＦＦ２は１に、ＦＦ１が０（Ｑ１＝０）ならばＦＦ２
は０になる。

すなわち、シフトレジスタ動作となる。

同様にＦＦ２の内容はＦＦ３に伝えられる。

ＦＦ１には新しくｖが取り込まれる。

３発目以後のクロックパルスに印加された場合も同様で
ある。

一方ＦＦｏのＫ。端子はＯであり、Ｊｏ端子にはＶが印
加されているので、■が１になるとＪ。

＝１となってＱ。＝１となる。

■が常にＯならば、Ｑｏ＝Ｏである。このようにして、
ｕ＝ＯにすることによりＦＦ、〜ＦＦ３はシフトレジス
タ動作を行ない、ディジタル符号化された映像信号Ｖを
取り込むことができる。

ｕ−１とすると、Ｊ１〜Ｊ３．に１〜に３の入力は下記
論理式で表わすことができる。

Ｊ、＝に１＝１Ｊ２＝Ｋ２＝Ｑｔ（ｉ）
Ｊｓ＝Ｋｓ＝Ｑ２Ｑｈ（１）の論理式は、ＦＦ１〜ＦＦ３が減算カウンタとし
て動作することを表わしている。

ＦＦｏの入力端子は、Ｊ □ ＝０、Ｋｏ＝
ＱａＱ２Ｑｔとなるので、Ｑ２＝Ｑ２＝Ｑｌ
＝Ｏとなったとき、Ｑｏ＝０となる。

すなわち、減算が終了するとＱ。

はＯにもどるので、ＦＦ１〜ＦＦ２に書き込まれたディ
ジタル符号化された映像信号Ｖに応じたパルス幅の信号
を出力端子５０より取り出すことができる。

なお他の具体例としては、Ｒ−８型フリツプフロツプを
用いたものあるいは他の論理１回路（ＮＡＮＤ、ＮＯＲ
論理回路）、または加算カウンタを用いることができる
。

次に第４図；まパルス数変調された画像表示装置の輝度
制御信号に変換する装置の実施例を示し、５は第１図の
出力端子５を接続し、４１は前記第１図装置によって得
られたパルス幅変調された画像表示装置の輝度制御信号
の最小パルス幅よりも短小時間幅のパルスを発生する装
置例えば非安定マルチバイブレーク発振装置、４２はパ
ルス発生装置４１とパルス幅変調された信号との変調装
置で例えばゲート回路を示す。

第５図ａは第４図４１の発生するパルス波形、同図すは
第２図すと同様な波形で第１図の出力を示し、第５図Ｃ
の出力波形が得られる。

このように本発明によるときは、ディジタル符号化され
た映像信号を簡単な電子的回路によって正確なパルス幅
またはパルス数の画像表示装置の輝度制御信号に変換で
き、画像表示装置の構成が簡単になる効果を有する。

【図面の簡単な説明】

第１図、第４図は本発明の実施例を原理的に示す図面、
第２図、第５図は各実施例の動作を示す波形図、第３図
は第１図の具体例を示す図である。２・・・・・・アナログディジタル変換器、３・・・・
・・縦続接続されたフリップフロップ、４・・・・・・
出力フリップフロップ、６・・・・・・制御信号の信号
源、４１・・・・・・パルス発生装置、４２・・・・・
・変調装置。

Claims

【特許請求の範囲】１ｎビットにディジタル符号化された映像信号が入力
し、該映像信号の書き込み時シフトレジスタとして動作
し、書き込み終了後は減算カウンタとして動作するｎ個
のフリップフロップと、該ｎ個のフリップフロップの出
力と該ｎ個のフリップフロップをシフトレジスタあるい
は減算カウンタとして動作させるための制御信号とを入
力信号とし、該制御信号に応じた出力信号を前記ｎ個の
フリップフロップの入力に印加し、該フリップフロップ
をシフトレジスタあるいはカウンタとして動作させる論
理回路網と、ディジタル符号化された映像信号の少くと
も１ビツトが論理ｌならば論理１にセットされ、前記ｎ
個のフリップフロップの出力がすべて論理Ｏになった時
論理Ｏにリセットされる１個のフリップフロップとを具
備し、該１個のフリップフロップから出力するパルス幅
変調された信号を画像表示装置の輝度制御信号とするこ
とを特徴とするディジタル映像信号をパルス幅変調され
た輝度制御信号に変換する装置。２、特許請求の範囲１記載の装置によって得られたパル
ス幅変調された信号の最小パルス幅よりも短小時間幅の
パルスを発生する装置と、前記パルス幅変調された信号
との変調装置によって構成され、該変調装置から出力し
たパルス数変調された信号を画像表示装置の輝度制御信
号とすることを特徴とするディジタル映像信号をパルス
数変調された輝度制御信号に変換する装置。