JPH054052U - Ｉｃ試験装置の波形制御回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 クロックのオープン操作を誤動作せずに実行
することができるＩＣ試験装置の波形制御回路を提供す
る。 【構成】 インターリーブ回路を有する波形制御回路を
具備したＩＣ試験装置において、第２のアンド・ゲート
１４、第１のディレー回路１５およびオア・ゲート１６
を具備し、ゲート１４の一方の入力はＯＰＥＮ信号端子
に接続し、他方の入力はＣＬＯＣＫ端子に接続し、その
出力は第１のディレー回路１５を介してゲート１６の一
方の入力に接続し、ゲート１６の他方の入力はゲート１
４の他方の入力に接続し、その出力はカウンタ２のクロ
ック入力端子に接続し、更に第３のアンド・ゲート１８
および第２のディレー回路１７を具備し、ゲート１８の
一方の入力はディレー回路１７を介しそして他方の入力
は直接にカウンタ２のクロック入力端子にそれぞれ接続
し、そしてその出力は第１のアンド・ゲート１３の入力
に接続する構成とする。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

この考案は、ＩＣ試験装置に関し、特にインターリーブ回路を有する波形制御 回路を具備したＩＣ試験装置において、クロックのオープン設定を可能にしたＩ Ｃ試験装置の波形制御回路に関する。

【０００２】

【従来の技術】

インターリーブ回路を有する波形制御回路の従来例を図１、３を参照して説明 する。 先ず、カウンタ１はシステム・クロックＳＮＣをここにおいて４分周し、順次 に１システム・クロック周期ずれた４個の分周クロックを出力する。これら分周 クロック出力は図示される通りＤ型フリップ・フロップ１０ａないし１０ｄに供 給されている。パターンＡはこれら４個の分周クロックにより順次にＤ型フリッ プ・フロップ１０ａないし１０ｄに読み込まれ、順次に図３においてＣないしＦ で示される出力パターンとして出力される。Ｄ型フリップ・フロップ１０ａない し１０ｄの出力はそれぞれアンド・ゲート１１ａないし１１ｄに供給される。

【０００３】 次に、カウンタ２はＣＬＯＣＫを４分周し、図３においてＨないしＫで示され る持続時間が１繰り返し周期の出力パルスを順次に発生するものである。これら 出力パルスＨないしＫはそれぞれアンド・ゲート１１ａないし１１ｄにゲート信 号として供給される。即ち、図３におけるゲート信号Ｈの１はその持続時間の間 出力パターンＣの１を読みだしてオア・ゲート１２の出力Ｌの１を得る。同様に 、ゲート信号Ｉの２はその持続時間の間出力パターンＤの２を読みだしてオア・ ゲート１２の出力Ｌの２を得る。以下、同様であってオア・ゲート１２の出力Ｌ は結局、図３においてＬで示される通りのものとなる。この出力Ｌは、換言する と、パターンＡがカウンタ２のＣＬＯＣＫの繰り返し周期の持続時間のパターン に変換されたものに相当する。ここで、オア・ゲート１２の出力Ｌは、更にアン ド・ゲート１３においてＣＬＯＣＫとの間でアンドをとられる。この場合のアン ド・ゲート１３の出力は図３においてＭで示される。このアンド・ゲート１３の 出力は図示されない波形設定回路に供給され、波形設定の用に供される。

【０００４】

【考案が解決しようとする課題】

上述の波形制御回路において、パルサーによりＣＬＯＣＫを消去するクロック ・オープン操作を実行する。このことを図１、４を参照して説明する。例えば、 図４におけるＧの２番目のＣＬＯＣＫパルスをクロック・オープンすると、図４ のＩの３で示される長いパルスはアンド・ゲート１１ｃではなくして１１ｂに供 給されることとなり、フリップフロップ１０ｂから図４のＬのパターン即ち２番 目のパターンが読み出される。この場合、アンド・ゲート１３においては３番目 のＣＬＯＣＫと２番目のパターンとの間のアンドがとられることとなる。本来は 、３番目のＣＬＯＣＫは３番目のパターンとの間のアンドがとられなければなら ないのである。これ以降、ＣＬＯＣＫとパターンとの間の関係はすべてずれ、誤 動作することとなる。

【０００５】 この発明は、上述の通りのクロック・オープン操作を誤動作せずに実行するこ とができる波形制御回路を提供しようとするものである。

【０００６】

【課題を解決するための手段】

インターリーブ回路を有する波形制御回路を具備したＩＣ試験装置において、 第２のアンド・ゲート、第１のディレー回路およびオア・ゲートを具備し、第２ のアンド・ゲートの一方の入力はＯＰＥＮ信号端子に接続し、その他方の入力は ＣＬＯＣＫ端子に接続し、そしてその出力は第１のディレー回路を介して上記オ ア・ゲートの一方の入力に接続し、オア・ゲートの他方の入力は第２のアンド・ ゲートの他方の入力に接続し、その出力は上記カウンタ２のクロック入力端子に 接続し、更に第３のアンド・ゲートおよび第２のディレー回路を具備し、第３の アンド・ゲートの一方の入力は第２のディレー回路を介しそして他方の入力は直 接に上記カウンタ２のクロック入力端子にそれぞれ接続し、そしてその出力は第 １のアンド・ゲートの入力に接続する構成を具備することにより、クロック・オ ープン操作を誤動作せずに実行することができるようにしたものである。

【０００７】

【実施例】

この考案の一実施例を図１、２を参照して説明する。図２において、この考案 の波形制御回路は第２のアンド・ゲート１４、第１のディレー回路１５およびオ ア・ゲート１６を具備し、第２のアンド・ゲート１４の一方の入力はＯＰＥＮ信 号端子に接続し、その他方の入力はＣＬＯＣＫ端子に接続し、そしてその出力は 第１のディレー回路１５を介して上記オア・ゲート１６の一方の入力に接続して いる。オア・ゲート１６の他方の入力は第２のアンド・ゲート１４の他方の入力 に接続し、その出力は上記カウンタ２のクロック入力端子に接続している。更に 第３のアンド・ゲート１８および第２のディレー回路１７を具備し、第３のアン ド・ゲート１８の一方の入力は第２のディレー回路１７を介し、そして他方の入 力は直接に上記カウンタ２のクロック入力端子にそれぞれ接続し、そしてその出 力は第１のアンド・ゲート１３の入力に接続している。ところで、上記ディレー 回路１５および１７の遅延時間はＣＬＯＣＫパルスのパルス幅をＷとしたときＷ であるものとする。

【０００８】 ここで、クロック・オープンではない時は、アンド・ゲート１４のＯＰＥＮ端 子に”Ｈ”のＯＰＥＮ信号を送り込む。アンド・ゲート１４の一方に印加された パルス幅ＷのＣＬＯＣＫはこのゲートを介してディレー回路１５に加えられ、こ こにおいてＷだけ遅延せしめられてからオア・ゲート１６の一方の入力に印加さ れる。オア・ゲート１６の他方の入力にはＣＬＯＣＫが直接に印加される。この 場合の各部のパルス幅は図５に示される通りであり、カウンタ１および２に対す るＣＬＯＣＫであるオア・ゲート１６の出力は結局、幅２Ｗのパルスとなる。と ころで、このオア・ゲート１６の出力はアンド・ゲート１８に対して一方は直接 に、他方はディレー回路１７を介して印加される。このゲートの出力はアンド・ ゲート１３において論理積をとるためのものであるが、結局そのパルスの幅はＷ となる。以上の通り、カウンタ１および２に対するＣＬＯＣＫであるオア・ゲー ト１６の出力のパルス幅は２Ｗであり、アンド・ゲート１３において論理積をと るためのアンド・ゲート１８の出力のパルス幅はＷであるので、カウンタを含め て波形制御回路全体は正常な動作をすることとなる。

【０００９】 ところで、クロック・オープンの時は、アンド・ゲート１４のＯＰＥＮ端子に 対して”Ｌ”のオープン信号を加える。この場合の各部のパルスのパルス幅は図 ５Ｂに示される通りである。即ち、オープン信号が加えられたクロック・オープ ンの場合であっても、カウンタ１および２に対するＣＬＯＣＫであるオア・ゲー ト１６の出力はそのパルス幅が図５Ｂに示される通りＷであり、しかも必ず発生 するのでこれらのカウンタは常に正常に動作し、従来例の如くにＣＬＯＣＫとパ ターンとの間の関係がずれて誤動作するということはない。しかし、アンド・ゲ ート１３において論理積をとるためのパルスであるアンド・ゲート１８の出力は 出力されない。即ち、カウンタ１および２は正常に動作してＣＬＯＣＫとパター ンとの間の関係は正常でありながら、アンド・ゲート１３の出力は読み出されず 、従って実質上クロック・オープンされたこととなる。

【００１０】

【考案の効果】

カウンタ１および２は正常に動作してＣＬＯＣＫとパターンとの間の関係は正 常でありながら、アンド・ゲート１３の出力は読み出されず、実質上のクロック ・オープン操作をすることができる。

【図面の簡単な説明】

【図１】インターリーブ回路を採用した従来の波形制御
回路のブロック図。

【図２】この考案の波形制御回路を説明するためのブロ
ック図。

【図３】クロック・オープン操作なしの時のタイミング
・チャート。

【図４】クロック・オープン操作時のタイミング・チャ
ート。

【図５】Ａはクロック・オープン操作なしの時の各部の
パルス幅を示す図。Ｂはクロック・オープン操作時の各
部のパルス幅を示す図。

【符号の説明】

１０ Ｄ型フリップフロップ １３ 第１のアンド・ゲート １４ 第２のアンド・ゲート １５ 第１のディレー回路 １６ オア・ゲート １７ 第２のディレー回路 １８ 第３のアンド・ゲート

Claims (1)

1. 【実用新案登録請求の範囲】 【請求項１】パターンと同期したシステム・クロックと
   特定の繰り返し周期のＣＬＯＣＫとにより上記パターン
   を上記特定の繰り返し周期のパターンに変換し、この変
   換されたパターンと上記ＣＬＯＣＫとの間の論理積を第
   １のアンド・ゲートによりとる波形制御回路を具備し、
   上記システム・クロックはカウンタ１を介して送り込ま
   れ、そして上記ＣＬＯＣＫはカウンタ２を介して送り込
   まれ、ここにおいて第２のアンド・ゲート、第１のディ
   レー回路およびオア・ゲートを具備し、第２のアンド・
   ゲートの一方の入力はＯＰＥＮ信号端子に接続し、その
   他方の入力はＣＬＯＣＫ端子に接続し、そしてその出力
   は第１のディレー回路を介して上記オア・ゲートの一方
   の入力に接続し、オア・ゲートの他方の入力は第２のア
   ンド・ゲートの他方の入力に接続し、その出力は上記カ
   ウンタ２のクロック入力端子に接続し、更に第３のアン
   ド・ゲートおよび第２のディレー回路を具備し、第３の
   アンド・ゲートの一方の入力は第２のディレー回路を介
   しそして他方の入力は直接に上記カウンタ２のクロック
   入力端子にそれぞれ接続し、そしてその出力は第１のア
   ンド・ゲートの入力に接続するものであることを特徴と
   するＩＣ試験装置の波形制御回路。