JPH04310015A - Ｐｗｍ信号発生回路 - Google Patents
Ｐｗｍ信号発生回路Info
- Publication number
- JPH04310015A JPH04310015A JP3076215A JP7621591A JPH04310015A JP H04310015 A JPH04310015 A JP H04310015A JP 3076215 A JP3076215 A JP 3076215A JP 7621591 A JP7621591 A JP 7621591A JP H04310015 A JPH04310015 A JP H04310015A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- shift register
- gate
- pwm
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 9
- 230000000630 rising effect Effects 0.000 description 5
- 230000001360 synchronised effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000001934 delay Effects 0.000 description 1
Landscapes
- Control Of Ac Motors In General (AREA)
- Control Of Direct Current Motors (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、高精度なＮＣ装置やロ
ボットに使用される、サーボ制御装置やインバータのＰ
ＷＭ信号発生回路に関するものである。
ボットに使用される、サーボ制御装置やインバータのＰ
ＷＭ信号発生回路に関するものである。
【０００２】
【従来の技術】従来のＰＷＭ信号発生回路の構成を図３
および図４に示し、その動作原理を説明する。
および図４に示し、その動作原理を説明する。
【０００３】図３において、ａは入力のパルス信号、Ｊ
は入力のクロック信号である。１，２は第１および第２
のシフトレジスタである。３はＡＮＤゲート，４はＮＡ
ＮＤゲートである。第１のシフトレジスタ１ではパルス
信号ａをＤ端子の入力とし、クロック信号ＪをＣＬＫ端
子の入力としてＱ端子からクロック信号Ｊの立ち上がり
に同期した出力信号Ｋを出力する。第２のシフトレジス
タ２では第１のシフトレジスタ１の出力信号ＫをＤ端子
の入力とし、クロック信号ＪをＣＬＫ端子の入力として
Ｑ端子からクロック信号Ｊの立ち上がりに同期した出力
信号Ｌを出力する。ＡＮＤゲート３においては第１のシ
フトレジスタ１の出力信号Ｋと第２のシフトレジスタ２
の出力信号Ｌを入力として第１のＰＷＭ信号ｇを出力す
る。ＮＡＮＤゲート４においては第１のシフトレジスタ
１の出力信号Ｋと第２のシフトレジスタ２の出力信号Ｌ
を入力として第２のＰＷＭ信号ｈを出力する。
は入力のクロック信号である。１，２は第１および第２
のシフトレジスタである。３はＡＮＤゲート，４はＮＡ
ＮＤゲートである。第１のシフトレジスタ１ではパルス
信号ａをＤ端子の入力とし、クロック信号ＪをＣＬＫ端
子の入力としてＱ端子からクロック信号Ｊの立ち上がり
に同期した出力信号Ｋを出力する。第２のシフトレジス
タ２では第１のシフトレジスタ１の出力信号ＫをＤ端子
の入力とし、クロック信号ＪをＣＬＫ端子の入力として
Ｑ端子からクロック信号Ｊの立ち上がりに同期した出力
信号Ｌを出力する。ＡＮＤゲート３においては第１のシ
フトレジスタ１の出力信号Ｋと第２のシフトレジスタ２
の出力信号Ｌを入力として第１のＰＷＭ信号ｇを出力す
る。ＮＡＮＤゲート４においては第１のシフトレジスタ
１の出力信号Ｋと第２のシフトレジスタ２の出力信号Ｌ
を入力として第２のＰＷＭ信号ｈを出力する。
【０００４】以上のように構成されたＰＷＭ信号発生回
路について、以下その動作について図４の動作波形を用
いて説明する。まず第１のシフトレジスタ１では入力の
パルス信号ａをクロック信号Ｊの立ち上がりに同期した
出力信号Ｋに変換し、第２のシフトレジスタ２ではさら
にクロック信号Ｊの１周期Ｔ１だけ遅延させて出力信号
Ｌに変換する。次に第１のシフトレジスタ１の出力信号
Ｋと第２のシフトレジスタ２の出力信号Ｌを入力として
ＡＮＤゲート３で第１のＰＷＭ信号ｇが発生し、ＮＡＮ
Ｄゲート４で第２のＰＷＭ信号ｈを発生する。第１のＰ
ＷＭ信号および第２のＰＷＭ信号ｈはハイの時はオン指
令であり、ローの時はオフ指令である。また第１のＰＷ
Ｍ信号ｇがハイの時は第２のＰＷＭ信号ｈはローで次に
第１のＰＷＭ信号ｇがローになってもＴ１の間、第２の
ＰＷＭ信号ｈはローである。また第２のＰＷＭ信号ｈが
ハイの時は第１のＰＷＭ信号ｇはローであり、次に第２
のＰＷＭ信号ｈがローになってもＴ１の間、第１のＰＷ
Ｍ信号ｇはローである。以下同じ周期を繰り返すが、常
に第１と第２のＰＷＭ信号ｇ，ｈは両方ローの期間はＴ
１であり、これは電源間に接続された上下２個のトラン
ジスタが同時にオンして電源短絡を発生させないための
不感帯となる。
路について、以下その動作について図４の動作波形を用
いて説明する。まず第１のシフトレジスタ１では入力の
パルス信号ａをクロック信号Ｊの立ち上がりに同期した
出力信号Ｋに変換し、第２のシフトレジスタ２ではさら
にクロック信号Ｊの１周期Ｔ１だけ遅延させて出力信号
Ｌに変換する。次に第１のシフトレジスタ１の出力信号
Ｋと第２のシフトレジスタ２の出力信号Ｌを入力として
ＡＮＤゲート３で第１のＰＷＭ信号ｇが発生し、ＮＡＮ
Ｄゲート４で第２のＰＷＭ信号ｈを発生する。第１のＰ
ＷＭ信号および第２のＰＷＭ信号ｈはハイの時はオン指
令であり、ローの時はオフ指令である。また第１のＰＷ
Ｍ信号ｇがハイの時は第２のＰＷＭ信号ｈはローで次に
第１のＰＷＭ信号ｇがローになってもＴ１の間、第２の
ＰＷＭ信号ｈはローである。また第２のＰＷＭ信号ｈが
ハイの時は第１のＰＷＭ信号ｇはローであり、次に第２
のＰＷＭ信号ｈがローになってもＴ１の間、第１のＰＷ
Ｍ信号ｇはローである。以下同じ周期を繰り返すが、常
に第１と第２のＰＷＭ信号ｇ，ｈは両方ローの期間はＴ
１であり、これは電源間に接続された上下２個のトラン
ジスタが同時にオンして電源短絡を発生させないための
不感帯となる。
【０００５】
【発明が解決しようとする課題】しかし、上記の従来の
構成では、ＰＷＭ信号ｇ，ｈにおいてはクロック信号Ｊ
の周期Ｔ１によって同期されるため、分解能がＴ１によ
って決まってしまう。この問題を解決する方法として、
クロック信号Ｊの周波数を上げその分だけシフトレジス
タの段数を増せば解決できるが、必要な分解能まで向上
するにはかなり回路が複雑になる欠点がある。
構成では、ＰＷＭ信号ｇ，ｈにおいてはクロック信号Ｊ
の周期Ｔ１によって同期されるため、分解能がＴ１によ
って決まってしまう。この問題を解決する方法として、
クロック信号Ｊの周波数を上げその分だけシフトレジス
タの段数を増せば解決できるが、必要な分解能まで向上
するにはかなり回路が複雑になる欠点がある。
【０００６】本発明は上記の従来の課題を解決するもの
で、簡単な回路構成でしかも分解能の高いＰＷＭ信号発
生回路を提供することを目的とする。
で、簡単な回路構成でしかも分解能の高いＰＷＭ信号発
生回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに本発明のＰＷＭ信号発生回路は、１つのパルス信号
から電源間に接続される上下２個のトランジスタを駆動
する不感帯を有した１組のＰＷＭ信号を出力するＰＷＭ
信号発生回路において、クロック信号をトリガとしてパ
ルス信号を入力とする第１のシフトレジスタと、ラッチ
信号をトリガとしてパルス信号を入力とする第２のシフ
トレジスタと、前記第１のシフトレジスタと前記第２の
シフトレジスタの各出力を入力とするＥＸＯＲゲートと
、タイマー値設定回路と、前記ＥＸＯＲゲートの出力を
ＬＯＡＤ端子の入力とし入力がローの時前記タイマー値
設定回路の出力を前記クロック信号をトリガとしてロー
ドし前記ラッチ信号を出力するタイマーと、前記第１の
シフトレジスタと前記第２のシフトレジスタの各出力を
入力として第１のＰＷＭ信号を出力するＡＮＤゲートと
、前記第１のシフトレジスタと前記第２のシフトレジス
タの各出力を入力として第２のＰＷＭ信号を出力するＮ
ＡＮＤゲートとで構成し、簡単な回路で高精度な不感帯
を有する１組のＰＷＭ信号を出力できるようにしたもの
である。
めに本発明のＰＷＭ信号発生回路は、１つのパルス信号
から電源間に接続される上下２個のトランジスタを駆動
する不感帯を有した１組のＰＷＭ信号を出力するＰＷＭ
信号発生回路において、クロック信号をトリガとしてパ
ルス信号を入力とする第１のシフトレジスタと、ラッチ
信号をトリガとしてパルス信号を入力とする第２のシフ
トレジスタと、前記第１のシフトレジスタと前記第２の
シフトレジスタの各出力を入力とするＥＸＯＲゲートと
、タイマー値設定回路と、前記ＥＸＯＲゲートの出力を
ＬＯＡＤ端子の入力とし入力がローの時前記タイマー値
設定回路の出力を前記クロック信号をトリガとしてロー
ドし前記ラッチ信号を出力するタイマーと、前記第１の
シフトレジスタと前記第２のシフトレジスタの各出力を
入力として第１のＰＷＭ信号を出力するＡＮＤゲートと
、前記第１のシフトレジスタと前記第２のシフトレジス
タの各出力を入力として第２のＰＷＭ信号を出力するＮ
ＡＮＤゲートとで構成し、簡単な回路で高精度な不感帯
を有する１組のＰＷＭ信号を出力できるようにしたもの
である。
【０００８】
【作用】上記した構成によれば、簡単な回路構成で高精
度な不感帯を有し、しかも分解能の高いＰＷＭ信号を出
力することができる。
度な不感帯を有し、しかも分解能の高いＰＷＭ信号を出
力することができる。
【０００９】
【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。
しながら説明する。
【００１０】図１において、ａは入力のパルス信号、ｂ
は入力のクロック信号である。１，２，３，４は図３と
同じく、第１のシフトレジスタ，第２のシフトレジスタ
，ＡＮＤゲート，ＮＡＮＤゲートである。５はＥＸＯＲ
ゲート、６はタイマー、７はタイマー値設定回路である
。第１のシフトレジスタ１ではパルス信号ａをＤ端子の
入力とし、クロック信号ｂをＣＬＫ端子の入力としてＱ
端子からクロック信号Ｊり立ち上がりに同期した出力信
号ｃを出力する。また第２のシフトレジスタ２ではパル
ス信号ａをＤ端子の入力とし、ラッチ信号ｅをＣＬＫ端
子の入力としてＱ端子からラッチ信号ｅの立ち上がりで
ラッチした出力信号ｄを出力する。またＥＸＯＲゲート
５では第１のシフトレジスタ１の出力信号ｃと第２のシ
フトレジスタ２の出力信号ｄを入力として出力信号ｅを
出力する。タイマー６においてはＥＸＯＲゲート５の出
力をＬＯＡＤ端子の入力とし、クロック信号ｂをＣＬＫ
端子の入力とし、タイマー値設定回路７の出力をデータ
インプット端子の入力とし、リップルクロック端子から
前記ラッチ信号ｆを出力する。またＡＮＤゲート３にお
いては第１のシフトレジスタ１の出力信号ｃと第２のシ
フトレジスタ２の出力信号ｄを入力として第１のＰＷＭ
信号ｇを出力する。ＮＡＮＤゲート４においては第１の
シフトレジスタ１の出力信号ｃと第２のシフトレジスタ
２の出力信号ｄを入力として第２のＰＷＭ信号ｈを出力
する。
は入力のクロック信号である。１，２，３，４は図３と
同じく、第１のシフトレジスタ，第２のシフトレジスタ
，ＡＮＤゲート，ＮＡＮＤゲートである。５はＥＸＯＲ
ゲート、６はタイマー、７はタイマー値設定回路である
。第１のシフトレジスタ１ではパルス信号ａをＤ端子の
入力とし、クロック信号ｂをＣＬＫ端子の入力としてＱ
端子からクロック信号Ｊり立ち上がりに同期した出力信
号ｃを出力する。また第２のシフトレジスタ２ではパル
ス信号ａをＤ端子の入力とし、ラッチ信号ｅをＣＬＫ端
子の入力としてＱ端子からラッチ信号ｅの立ち上がりで
ラッチした出力信号ｄを出力する。またＥＸＯＲゲート
５では第１のシフトレジスタ１の出力信号ｃと第２のシ
フトレジスタ２の出力信号ｄを入力として出力信号ｅを
出力する。タイマー６においてはＥＸＯＲゲート５の出
力をＬＯＡＤ端子の入力とし、クロック信号ｂをＣＬＫ
端子の入力とし、タイマー値設定回路７の出力をデータ
インプット端子の入力とし、リップルクロック端子から
前記ラッチ信号ｆを出力する。またＡＮＤゲート３にお
いては第１のシフトレジスタ１の出力信号ｃと第２のシ
フトレジスタ２の出力信号ｄを入力として第１のＰＷＭ
信号ｇを出力する。ＮＡＮＤゲート４においては第１の
シフトレジスタ１の出力信号ｃと第２のシフトレジスタ
２の出力信号ｄを入力として第２のＰＷＭ信号ｈを出力
する。
【００１１】以上のように構成されたＰＷＭ信号発生回
路について、以下その動作について図２の動作波形を用
いて説明する。まず第１のシフトレジスタ１では入力の
パルス信号ａが変化するとクロック信号ｂの立ち上がり
に同期して出力信号ｃも変化し、第２のシフトレジスタ
２では入力のパルス信号ａが変化してもラッチ信号ｆが
変化するまで出力信号ｄは変化しない。次に第１のシフ
トレジスタ１の出力信号ｃと第２のシフトレジスタ２の
出力信号ｄを入力としてＥＸＯＲゲート５では入力が同
レベルの時は出力ｅがローで、第１のシフトレジスタ１
の出力ｃが変化した時出力ｅがハイとなる。またタイマ
ー６においてはＥＸＯＲゲート５の出力ｅがローの時は
タイマー値設定回路７の出力をロードしてラッチする。 ＥＸＯＲゲート５の出力がハイになると入力のクロック
信号ｂの立ち上がりに同期してカウントダウンを開始し
設定されたタイマー値が０になるとリップルクロック端
子からラッチ信号ｆを出力する。第２のシフトレジスタ
２では入力のパルス信号ａが変化してラッチ信号ｆの立
ち上がりに同期して出力信号ｄが変化する。この時ＥＸ
ＯＲゲート５の出力がローになってタイマー６において
はタイマー値がロードされる。次に第１のシフトレジス
タ１の出力信号ｃと第２のシフトレジスタ２の出力信号
ｄを入力としてＡＮＤゲート３で第１のＰＷＭ信号ｇを
発生し、ＮＡＮＤゲート４で第２のＰＷＭ信号ｈを発生
する。従来例同様に第１のＰＷＭ信号Ｃおよび第２のＰ
ＷＭ信号ｄはハイの時はオン指令であり、ローの時はオ
フ指令である。このように構成することでクロック信号
ｂの周波数を上げれば出力のＰＷＭ信号ｇ，ｈの分解能
を向上させることができる。またＣＰＵ等によってタイ
マー値設定回路７のデータを書き換えることによって不
感帯幅も簡単に変更できる。
路について、以下その動作について図２の動作波形を用
いて説明する。まず第１のシフトレジスタ１では入力の
パルス信号ａが変化するとクロック信号ｂの立ち上がり
に同期して出力信号ｃも変化し、第２のシフトレジスタ
２では入力のパルス信号ａが変化してもラッチ信号ｆが
変化するまで出力信号ｄは変化しない。次に第１のシフ
トレジスタ１の出力信号ｃと第２のシフトレジスタ２の
出力信号ｄを入力としてＥＸＯＲゲート５では入力が同
レベルの時は出力ｅがローで、第１のシフトレジスタ１
の出力ｃが変化した時出力ｅがハイとなる。またタイマ
ー６においてはＥＸＯＲゲート５の出力ｅがローの時は
タイマー値設定回路７の出力をロードしてラッチする。 ＥＸＯＲゲート５の出力がハイになると入力のクロック
信号ｂの立ち上がりに同期してカウントダウンを開始し
設定されたタイマー値が０になるとリップルクロック端
子からラッチ信号ｆを出力する。第２のシフトレジスタ
２では入力のパルス信号ａが変化してラッチ信号ｆの立
ち上がりに同期して出力信号ｄが変化する。この時ＥＸ
ＯＲゲート５の出力がローになってタイマー６において
はタイマー値がロードされる。次に第１のシフトレジス
タ１の出力信号ｃと第２のシフトレジスタ２の出力信号
ｄを入力としてＡＮＤゲート３で第１のＰＷＭ信号ｇを
発生し、ＮＡＮＤゲート４で第２のＰＷＭ信号ｈを発生
する。従来例同様に第１のＰＷＭ信号Ｃおよび第２のＰ
ＷＭ信号ｄはハイの時はオン指令であり、ローの時はオ
フ指令である。このように構成することでクロック信号
ｂの周波数を上げれば出力のＰＷＭ信号ｇ，ｈの分解能
を向上させることができる。またＣＰＵ等によってタイ
マー値設定回路７のデータを書き換えることによって不
感帯幅も簡単に変更できる。
【００１２】
【発明の効果】以上の説明から明らかなように本発明に
よれば、簡単な回路構成で不感帯幅が容易に変更できて
しかも分解能の高いＰＷＭ信号が出力できる。
よれば、簡単な回路構成で不感帯幅が容易に変更できて
しかも分解能の高いＰＷＭ信号が出力できる。
【図１】本発明の実施例におけるＰＷＭ信号発生回路の
回路図
回路図
【図２】本発明の実施例におけるＰＷＭ信号発生回路の
動作波形図
動作波形図
【図３】従来のＰＷＭ信号発生回路の回路図
【図４】従
来のＰＷＭ信号発生回路の動作波形図
来のＰＷＭ信号発生回路の動作波形図
１ 第１のシフトレジスタ
２ 第２のシフトレジスタ
３ ＡＮＤゲート
４ ＮＡＮＤゲート
５ ＥＸＯＲゲート
６ タイマー
７ タイマー値設定回路
ａ パルス信号
ｂ クロック信号
ｆ ラッチ信号
Claims (1)
- 【請求項１】１つのパルス信号から、電源間に接続され
る上下２個のトランジスタを駆動する不感帯を有した１
組のＰＷＭ信号を出力するＰＷＭ信号発生回路において
、クロック信号をトリガとしてパルス信号を入力とする
第１のシフトレジスタと、ラッチ信号をトリガとしてパ
ルス信号を入力とする第２のシフトレジスタと、前記第
１のシフトレジスタと前記第２のシフトレジスタの各出
力を入力とするＥＸＯＲゲートと、タイマー値設定回路
と、前記ＥＸＯＲゲートの出力をＬＯＡＤ端子の入力と
して入力がローの時前記タイマー値設定回路の出力を前
記クロック信号をトリガとしてロードし前記ラッチ信号
を出力するタイマーと、前記第１のシフトレジスタと前
記第２のシフトレジスタの各出力を入力して第１のＰＷ
Ｍ信号を出力するＡＮＤゲートと、前記第１のシフトレ
ジスタと前記第２のシフトレジスタの各出力を入力とし
て第２のＰＷＭ信号を出力するＮＡＮＤゲートとで構成
したことを特徴とするＰＷＭ信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3076215A JPH04310015A (ja) | 1991-04-09 | 1991-04-09 | Ｐｗｍ信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3076215A JPH04310015A (ja) | 1991-04-09 | 1991-04-09 | Ｐｗｍ信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04310015A true JPH04310015A (ja) | 1992-11-02 |
Family
ID=13598956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3076215A Pending JPH04310015A (ja) | 1991-04-09 | 1991-04-09 | Ｐｗｍ信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04310015A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07123760A (ja) * | 1993-10-28 | 1995-05-12 | Kongo Kk | モータの制御装置 |
-
1991
- 1991-04-09 JP JP3076215A patent/JPH04310015A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07123760A (ja) * | 1993-10-28 | 1995-05-12 | Kongo Kk | モータの制御装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR970704264A (ko) | 집적된 테스트 및 컨트롤을 갖는 디지탈 펄스폭 변조기 | |
| JP2000188528A (ja) | パルス発生器 | |
| JPH04310015A (ja) | Ｐｗｍ信号発生回路 | |
| JP2637564B2 (ja) | モータコントローラ回路内蔵マイクロコンピュータ | |
| JP3777242B2 (ja) | モータ制御装置 | |
| JPH07249968A (ja) | フリップフロップ回路及びそれを用いたシフトレジスタ回路 | |
| JP2556918Y2 (ja) | Ｉｃ試験装置の波形制御回路 | |
| JP2814647B2 (ja) | ドライバ出力回路 | |
| JPH06204812A (ja) | クロック発生回路 | |
| JP2969723B2 (ja) | ドライバ出力回路 | |
| JPH01129316A (ja) | リセット装置 | |
| JPS63253715A (ja) | クロツク発生回路 | |
| KR940005143B1 (ko) | 디지탈 서보의 pwm 구동장치 | |
| JPS5936767B2 (ja) | オ−トクリア回路方式 | |
| KR970049299A (ko) | 전원공급장치의 동작 제어회로 | |
| JPH0429248B2 (ja) | ||
| JPH0828665B2 (ja) | Ｄａ変換器 | |
| JPH04153854A (ja) | 半導体集積回路 | |
| JPS5816279B2 (ja) | シユウセキカイロ | |
| JPH01236498A (ja) | シフトレジスタ回路 | |
| JPS6359017A (ja) | パルス発生回路 | |
| JPS61177506A (ja) | デジタルサ−ボ回路 | |
| JPH03121612A (ja) | 入力パルスコントロール回路 | |
| JPS62150928A (ja) | 論理回路 | |
| JPH0822264A (ja) | 多階調出力回路 |