JPH0828665B2 - Ｄａ変換器 - Google Patents
Ｄａ変換器Info
- Publication number
- JPH0828665B2 JPH0828665B2 JP2286376A JP28637690A JPH0828665B2 JP H0828665 B2 JPH0828665 B2 JP H0828665B2 JP 2286376 A JP2286376 A JP 2286376A JP 28637690 A JP28637690 A JP 28637690A JP H0828665 B2 JPH0828665 B2 JP H0828665B2
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- Japan
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- output
- circuit
- converter
- ternary
- pwm circuit
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、少ないトランジスタ数で構成したDA変換
器に関するものである。
器に関するものである。
第２図（ａ）は従来のDA変換器を示し、これは３値変
換器の出力とPWM回路の出力とを切り換えて積分回路に
入力できるものである。また第２図（ｂ）はその３値変
換器の各点の信号波形を示す。図において、１は３値変
換器、２は３値変換器１の出力データを制御する信号を
ラッチするラッチ回路、３は３値変換器１の出力時間を
制御するカウンタ、４はオン時に“H"を出力するための
Pchトランジスタ、５はオン時に“L"を出力するためのN
chトランジスタ、６はPchトランジスタ４のゲートを制
御するNAND回路、７はNchトランジスタ５のゲートを制
御するNOR回路、８はカウンタ３の出力を反転するイン
バータ回路、９はPWM回路、10は３値変換器１とPWM回路
９の切り換えスイッチ、11は積分回路である。なお、12
はカウンタ３の設定された値に対応した時間である。
換器の出力とPWM回路の出力とを切り換えて積分回路に
入力できるものである。また第２図（ｂ）はその３値変
換器の各点の信号波形を示す。図において、１は３値変
換器、２は３値変換器１の出力データを制御する信号を
ラッチするラッチ回路、３は３値変換器１の出力時間を
制御するカウンタ、４はオン時に“H"を出力するための
Pchトランジスタ、５はオン時に“L"を出力するためのN
chトランジスタ、６はPchトランジスタ４のゲートを制
御するNAND回路、７はNchトランジスタ５のゲートを制
御するNOR回路、８はカウンタ３の出力を反転するイン
バータ回路、９はPWM回路、10は３値変換器１とPWM回路
９の切り換えスイッチ、11は積分回路である。なお、12
はカウンタ３の設定された値に対応した時間である。
また、第３図は３値変換器の動作原理を説明するため
の図であり、図において、13は積分回路11の一例として
用いたコンデンサ、14は積分回路11に供給される電流の
流れを示す。
の図であり、図において、13は積分回路11の一例として
用いたコンデンサ、14は積分回路11に供給される電流の
流れを示す。
次に動作について説明する。ラッチ回路２に３値変換
器１が出力すべきデータを入力し、カウンタ３にそのデ
ータ出力時間を設定することにより、カウンタ３の出力
は設定時間の間“L"になり、ラッチ回路２にセットされ
た“H"または“L"の値がPchトランジスタ４およびNchト
ランジスタ５のゲートに入力される。ここでラッチ回路
２が“H"の場合はPchトランジスタ４がON状態になり、
またラッチ回路２が“L"の場合はNchトランジスタ５がO
N状態になり、それぞれ３値変換器１の出力として、積
分回路11に“H"または“L"を供給する。従って、積分回
路11に“H"または“L"を供給することにより、Ｃ点の電
位は昇圧または降圧する。
器１が出力すべきデータを入力し、カウンタ３にそのデ
ータ出力時間を設定することにより、カウンタ３の出力
は設定時間の間“L"になり、ラッチ回路２にセットされ
た“H"または“L"の値がPchトランジスタ４およびNchト
ランジスタ５のゲートに入力される。ここでラッチ回路
２が“H"の場合はPchトランジスタ４がON状態になり、
またラッチ回路２が“L"の場合はNchトランジスタ５がO
N状態になり、それぞれ３値変換器１の出力として、積
分回路11に“H"または“L"を供給する。従って、積分回
路11に“H"または“L"を供給することにより、Ｃ点の電
位は昇圧または降圧する。
また、カウンタ３に設定された時間が過ぎると、ウン
タ３の出力は“H"になり、Pchトランジスタ４およびNch
トランジスタ５はそれぞれOFFして、３値変換器１の出
力はハイインピーダンスとなる。この間、積分回路11に
は“H"も“L"も供給されないので、Ｃ点の電位は変化せ
ずにそのままの電位が保持される。
タ３の出力は“H"になり、Pchトランジスタ４およびNch
トランジスタ５はそれぞれOFFして、３値変換器１の出
力はハイインピーダンスとなる。この間、積分回路11に
は“H"も“L"も供給されないので、Ｃ点の電位は変化せ
ずにそのままの電位が保持される。
従って、ラッチ回路２に、３値変換器１の出力すべき
“H"または“L"データと同種類のデータをラッチさせ、
かつカウンタ３に、積分回路11へ“H"または“L"を供給
する時間の値を設定することにより、Ｃ点の出力電圧を
３段階に制御することができる。また、スイッチ10を切
り換えることにより、PWM回路９の出力でＣ点の出力電
圧を制御することができる。
“H"または“L"データと同種類のデータをラッチさせ、
かつカウンタ３に、積分回路11へ“H"または“L"を供給
する時間の値を設定することにより、Ｃ点の出力電圧を
３段階に制御することができる。また、スイッチ10を切
り換えることにより、PWM回路９の出力でＣ点の出力電
圧を制御することができる。
従来のDA変換器は以上のように構成されているので、
専用のカウンタおよびラッチが必要であり、トランジス
タ数が多く必要であり、全体を小型化できないという問
題点があった。
専用のカウンタおよびラッチが必要であり、トランジス
タ数が多く必要であり、全体を小型化できないという問
題点があった。
この発明は上記のような問題点を解消するためになさ
れたもので、装置を小型化でき、しかも集積回路に内蔵
する場合、専有面積を小さくできるDA変換器を得ること
を目的としている。
れたもので、装置を小型化でき、しかも集積回路に内蔵
する場合、専有面積を小さくできるDA変換器を得ること
を目的としている。
この発明に係るDA変換器は、DA変換すべきディジタル
信号を入力し、該ディジタル信号に対してパルス幅変調
を行うPWM回路と、該PWM回路の出力と、該PWM回路の出
力と同周期かつ所定デューティの基準クロックとの差を
抽出する排他的論理和回路と、当該３値変換器の出力に
“ハイ",“ロウ”のいずれを出力するかを制御するため
の上記PWM回路の出力を入力する第１の入力端子と、当
該３値変換器の出力をハイインピーダンス状態にするか
否かを制御するための上記排他的論理和回路の出力を入
力する第２の入力端子とを有する３値変換器と、該３値
変換器の出力を積分することにより、ディジタル信号か
らアナログ信号へ変換する積分回路とを備えたものであ
る。
信号を入力し、該ディジタル信号に対してパルス幅変調
を行うPWM回路と、該PWM回路の出力と、該PWM回路の出
力と同周期かつ所定デューティの基準クロックとの差を
抽出する排他的論理和回路と、当該３値変換器の出力に
“ハイ",“ロウ”のいずれを出力するかを制御するため
の上記PWM回路の出力を入力する第１の入力端子と、当
該３値変換器の出力をハイインピーダンス状態にするか
否かを制御するための上記排他的論理和回路の出力を入
力する第２の入力端子とを有する３値変換器と、該３値
変換器の出力を積分することにより、ディジタル信号か
らアナログ信号へ変換する積分回路とを備えたものであ
る。
この発明に係るDA変換器において、DA変換すべきディ
ジタル信号を入力し、該ディジタル信号に対してパルス
幅変調を行うPWM回路と、該PWM回路の出力と、該PWM回
路の出力と同周期かつ所定デューティの基準クロックと
の差を抽出する排他的論理和回路と、当該３値変換器の
出力に“ハイ",“ロウ”のいずれを出力するかを制御す
るための上記PWM回路の出力を入力する第１の入力端子
と、当該３値変換器の出力をハイインピーダンス状態に
するか否かを制御するための上記排他的論理和回路の出
力を入力する第２の入力端子とを有する３値変換器と、
該３値変換器の出力を積分することにより、ディジタル
信号からアナログ信号へ変換する積分回路とを備えたの
で、専用のラッチおよびカウンタが不要になり、全体と
して装置を小型化することができる。
ジタル信号を入力し、該ディジタル信号に対してパルス
幅変調を行うPWM回路と、該PWM回路の出力と、該PWM回
路の出力と同周期かつ所定デューティの基準クロックと
の差を抽出する排他的論理和回路と、当該３値変換器の
出力に“ハイ",“ロウ”のいずれを出力するかを制御す
るための上記PWM回路の出力を入力する第１の入力端子
と、当該３値変換器の出力をハイインピーダンス状態に
するか否かを制御するための上記排他的論理和回路の出
力を入力する第２の入力端子とを有する３値変換器と、
該３値変換器の出力を積分することにより、ディジタル
信号からアナログ信号へ変換する積分回路とを備えたの
で、専用のラッチおよびカウンタが不要になり、全体と
して装置を小型化することができる。
以下、この発明の一実施例を図について説明する。
第１図（ａ）はこの発明の一実施例によるDA変換器の
構成を示す。また、第１図（ｂ）はその各点の信号波形
を示す。図において、１〜11は従来構成におけるものと
同等のものである。21はPWM回路９の出力と同周期でデ
ューティ50％の基準クロックを入力する入力端子、22は
PWM回路９の出力と基準クロック入力端子21を入力とす
るEXNOR回路、23はPWM回路９の出力の周期および基準ク
ロック入力端子21に入力される基準クロックの周期、24
はPWM回路９の出力のデューティ、25は基準クロックの
デューティ、26は３値DA変換器１の出力時間を示す。
構成を示す。また、第１図（ｂ）はその各点の信号波形
を示す。図において、１〜11は従来構成におけるものと
同等のものである。21はPWM回路９の出力と同周期でデ
ューティ50％の基準クロックを入力する入力端子、22は
PWM回路９の出力と基準クロック入力端子21を入力とす
るEXNOR回路、23はPWM回路９の出力の周期および基準ク
ロック入力端子21に入力される基準クロックの周期、24
はPWM回路９の出力のデューティ、25は基準クロックの
デューティ、26は３値DA変換器１の出力時間を示す。
次に動作について説明する。本実施例では切り換えス
イッチ10により、PWM回路９の出力あるいは３値変換器
１の出力を選択して本DA変換器の出力データとすること
ができる。
イッチ10により、PWM回路９の出力あるいは３値変換器
１の出力を選択して本DA変換器の出力データとすること
ができる。
まず、スイッチ10を切り換えることによりPWM回路９
を選択した場合、PWM回路９の出力でＣ点の出力電圧を
制御することができる。
を選択した場合、PWM回路９の出力でＣ点の出力電圧を
制御することができる。
次に、上記スイッチ10により３値変換器１を選択した
場合について説明する。該変換器１は上記PWM回路９の
出力とEXNOR回路22の出力とを入力として有している。
また上記EXNOR回路22は上記PWM回路９と、該回路９の出
力と同周期かつ所定のデューティの基準クロックとの差
を抽出するものである。さらに上記EXNOR回路22はＢ点
において出力が“L"であれば、上記PWM回路９の出力の
大きさによって３値変換器１の“H",“L"が制御でき、
同じくＢ点において出力を“H"とすることにより上記変
換器１がハイインピーダンスを出力することになる。
場合について説明する。該変換器１は上記PWM回路９の
出力とEXNOR回路22の出力とを入力として有している。
また上記EXNOR回路22は上記PWM回路９と、該回路９の出
力と同周期かつ所定のデューティの基準クロックとの差
を抽出するものである。さらに上記EXNOR回路22はＢ点
において出力が“L"であれば、上記PWM回路９の出力の
大きさによって３値変換器１の“H",“L"が制御でき、
同じくＢ点において出力を“H"とすることにより上記変
換器１がハイインピーダンスを出力することになる。
このように３値変換器１の出力が制御でき、ひいては
Ｃ点の電圧を制御できる。
Ｃ点の電圧を制御できる。
ここで３値変換器１が“H",“L"を出力する過程を説
明する。
明する。
まず、PWM回路９の出力のデューティ24が50％より小
さい場合、 周期23×（基準クロックのデューティ25 −PWM回路９の出力のデューティ24） ＝３値変換器１の出力時間26 の間だけ、３値変換器１の出力は“L"になる。
さい場合、 周期23×（基準クロックのデューティ25 −PWM回路９の出力のデューティ24） ＝３値変換器１の出力時間26 の間だけ、３値変換器１の出力は“L"になる。
PWM回路９の出力のデューティ24を50％より大きくす
ると、 周期23×（PWM回路９の出力のデューティ24 −基準クロックのデューティ25） ＝３値変換器１の出力時間26 の間だけ、３値変換器１の出力は“H"になる。
ると、 周期23×（PWM回路９の出力のデューティ24 −基準クロックのデューティ25） ＝３値変換器１の出力時間26 の間だけ、３値変換器１の出力は“H"になる。
従って、従来例と同様に第３図および第１図（ｂ）を
用いて説明すると、EXNOR回路22の出力が“L"の場合に
おいて、PWM回路９の出力のデューティ24が50％より大
きい場合はPWM回路９の出力が“H"である為、Pchトラン
ジスタ４がON状態になる。またPWM回路９の出力のデュ
ーティ24が50％より小さい場合はPWM回路９の出力が
“L"である為、Nchトランジスタ５がON状態になる。ゆ
えに、それぞれ３値変換器１の出力として、微分回路11
に“H"または“L"を供給する。積分回路11に“H"または
“L"を供給することにより、Ｃ点の電位は昇圧または降
圧する。
用いて説明すると、EXNOR回路22の出力が“L"の場合に
おいて、PWM回路９の出力のデューティ24が50％より大
きい場合はPWM回路９の出力が“H"である為、Pchトラン
ジスタ４がON状態になる。またPWM回路９の出力のデュ
ーティ24が50％より小さい場合はPWM回路９の出力が
“L"である為、Nchトランジスタ５がON状態になる。ゆ
えに、それぞれ３値変換器１の出力として、微分回路11
に“H"または“L"を供給する。積分回路11に“H"または
“L"を供給することにより、Ｃ点の電位は昇圧または降
圧する。
PWM回路９の出力のデューティ24が50％の時は、EXNOR
回路22の出力時間26は「０」になり、３値変換器１の出
力はない。
回路22の出力時間26は「０」になり、３値変換器１の出
力はない。
上記以外の時間の３値変換器１の出力はハイインピー
ダンスとなるため、Pchトランジスタ４およびNchトラン
ジスタ５はそれぞれOFFすることとなり、この間、積分
回路11には“H"も“L"も供給されないので、Ｃ点の電位
は変化せずにそのままの電位が保持される。
ダンスとなるため、Pchトランジスタ４およびNchトラン
ジスタ５はそれぞれOFFすることとなり、この間、積分
回路11には“H"も“L"も供給されないので、Ｃ点の電位
は変化せずにそのままの電位が保持される。
このように本実施例では、EXNOR回路22によりPWM回路
９の出力と基準クロックとのデューティの差を抽出し、
その差の期間は“H"あるいは“L"のいずれか一方を出力
し、その差の期間以外の期間はハイインピーダンス状態
となるようにし、かつ本DA変換器の出力が“H"であるか
“L"であるかをPWM回路９の出力に応じて決定するよう
に構成したので、３値変換器１の出力データおよび出力
時間を、PWM回路９の出力と基準クロックとで制御する
ことができ、専用のラッチおよびカウンタが不要とな
り、装置を小型化き、集積回路に内蔵する場合は専有面
積を小さくすることができる。
９の出力と基準クロックとのデューティの差を抽出し、
その差の期間は“H"あるいは“L"のいずれか一方を出力
し、その差の期間以外の期間はハイインピーダンス状態
となるようにし、かつ本DA変換器の出力が“H"であるか
“L"であるかをPWM回路９の出力に応じて決定するよう
に構成したので、３値変換器１の出力データおよび出力
時間を、PWM回路９の出力と基準クロックとで制御する
ことができ、専用のラッチおよびカウンタが不要とな
り、装置を小型化き、集積回路に内蔵する場合は専有面
積を小さくすることができる。
以上のように、この発明に係るDA変換器によれば、DA
変換すべきディジタル信号を入力し、該ディジタル信号
に対してパルス幅変調を行うPWM回路と、該PWM回路の出
力と、該PWM回路の出力と同周期かつ所定デューティの
基準クロックとの差を抽出する排他的論理和回路と、当
該３値変換器の出力に“ハイ",“ロウ”のいずれを出力
するかを制御するための上記PWM回路の出力を入力する
第１の入力端子と、当該３値変換器の出力をハイインピ
ーダンス状態にするか否かを制御するための上記排他的
論理回路の出力を入力する第２の入力端子とを有する３
値変換器と、該３値変換器の出力を積分することによ
り、ディジタル信号からアナログ信号へ変換する積分回
路とを備えたので、上記３値変換器の出力データおよび
出力時間を、PWM回路の出力と基準クロックとで制御す
ることができ、専用のラッチおよびカウンタが不要とな
る為、装置を小型化することができ、集積回路に内蔵す
る場合は専有面積を小さくできるという効果がある。
変換すべきディジタル信号を入力し、該ディジタル信号
に対してパルス幅変調を行うPWM回路と、該PWM回路の出
力と、該PWM回路の出力と同周期かつ所定デューティの
基準クロックとの差を抽出する排他的論理和回路と、当
該３値変換器の出力に“ハイ",“ロウ”のいずれを出力
するかを制御するための上記PWM回路の出力を入力する
第１の入力端子と、当該３値変換器の出力をハイインピ
ーダンス状態にするか否かを制御するための上記排他的
論理回路の出力を入力する第２の入力端子とを有する３
値変換器と、該３値変換器の出力を積分することによ
り、ディジタル信号からアナログ信号へ変換する積分回
路とを備えたので、上記３値変換器の出力データおよび
出力時間を、PWM回路の出力と基準クロックとで制御す
ることができ、専用のラッチおよびカウンタが不要とな
る為、装置を小型化することができ、集積回路に内蔵す
る場合は専有面積を小さくできるという効果がある。
第１図（ａ）はこの発明の一実施例による構成を示す構
成図、第１図（ｂ）はこの発明の一実施例による動作を
示すタイミングチャート図、第２図（ａ）は従来例によ
る構成を示す構成図、第２図（ｂ）は従来例による動作
を示すタイミングチャート図、第３図は３値変換器の動
作原理を示す説明図である。 図において、１は３値変換器、２はラッチ回路、３はカ
ウンタ、４はPchトランジスタ、５はNchトランジスタ、
６はNAND回路、７はNOR回路、８はインバータ回路、９
はPWM回路、10はスイッチ、11は積分回路、12はカウン
タ３に設定された値に対応する時間、13はコンデンサ、
14は積分回路11に供給される電流の流れ、21は基準クロ
ック入力端子、22はEXNOR回路、23は周期、24はPWM回路
９の出力のデューティ、25は基準クロックのデューテ
ィ、26は３値変換器１の出力時間である。 なお図中同一符号は同一又は相当部分を示す。
成図、第１図（ｂ）はこの発明の一実施例による動作を
示すタイミングチャート図、第２図（ａ）は従来例によ
る構成を示す構成図、第２図（ｂ）は従来例による動作
を示すタイミングチャート図、第３図は３値変換器の動
作原理を示す説明図である。 図において、１は３値変換器、２はラッチ回路、３はカ
ウンタ、４はPchトランジスタ、５はNchトランジスタ、
６はNAND回路、７はNOR回路、８はインバータ回路、９
はPWM回路、10はスイッチ、11は積分回路、12はカウン
タ３に設定された値に対応する時間、13はコンデンサ、
14は積分回路11に供給される電流の流れ、21は基準クロ
ック入力端子、22はEXNOR回路、23は周期、24はPWM回路
９の出力のデューティ、25は基準クロックのデューテ
ィ、26は３値変換器１の出力時間である。 なお図中同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】DA変換器において、 DA変換すべきディジタル信号を入力し、該ディジタル信
号に対してパルス幅変調を行うPWM回路と、 該PWM回路の出力と、該PWM回路の出力と同周期かつ所定
デューティの基準クロックとの差を抽出する排他的論理
和回路と、 当該３値変換器の出力に“ハイ",“ロウ”のいずれを出
力するかを制御するための上記PWM回路の出力を入力す
る第１の入力端子と、当該３値変換器の出力をハイイン
ピーダンス状態にするか否かを制御するための上記排他
的論理和回路の出力を入力する第２の入力端子とを有す
る３値変換器と、 該３値変換器の出力を積分することにより、ディジタル
信号からアナログ信号へ変換する積分回路とを備えたこ
とを特徴とするDA変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2286376A JPH0828665B2 (ja) | 1990-10-23 | 1990-10-23 | Ｄａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2286376A JPH0828665B2 (ja) | 1990-10-23 | 1990-10-23 | Ｄａ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04159820A JPH04159820A (ja) | 1992-06-03 |
| JPH0828665B2 true JPH0828665B2 (ja) | 1996-03-21 |
Family
ID=17703594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2286376A Expired - Lifetime JPH0828665B2 (ja) | 1990-10-23 | 1990-10-23 | Ｄａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828665B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53123058A (en) * | 1977-04-01 | 1978-10-27 | Fuji Electric Co Ltd | Digital-to-anolog converter of insulation type |
-
1990
- 1990-10-23 JP JP2286376A patent/JPH0828665B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04159820A (ja) | 1992-06-03 |
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