JPS6367915A - クロツク発生器 - Google Patents

クロツク発生器

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JPS6367915A
JPS6367915A JP62218999A JP21899987A JPS6367915A JP S6367915 A JPS6367915 A JP S6367915A JP 62218999 A JP62218999 A JP 62218999A JP 21899987 A JP21899987 A JP 21899987A JP S6367915 A JPS6367915 A JP S6367915A
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JP
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output
clock
clock generator
transistors
flip
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JP62218999A
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ザビーネ、シユトロンスキー
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Siemens AG
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Siemens AG
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    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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    • H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、重ならない２つの内部クロックを２つのクロ
ック出力端に発生するために、発振器の出力を供給され
る分周器と、該分周器の後段に接続され相補形出力を持
つフリップフロップとを備え、該フリップフロップの相
補形出力がそれぞれ同数の、場合によっては直列接続さ
れるインバータ駆動段を制御するようになっているＣＭ
ＯＳ回路用のタクト発生器に関する。
〔従来の技術〕
ディジタル回路の動作能力はクロック発生器の助けによ
り発生させられるクロックシステムに基づく。特別に集
積回路には、しばしば、内部クロック発生のために構成
ユニット内に集積された内４一 部クロック発生器によって評価される外部クロックが用
いられる。集積回路の種々の運転状態のために、しばし
ば、どんな時点でも同時に高レベルにあってはならない
２つの重ならない内部クロックが必要である。一般には
これらの重ならない内部クロックは外部クロックから分
周によって生じさせられる。
２つの重ならない内部クロックの発生のためのクロック
発生器には、対称に設計された出力駆動回路を備えたフ
リップフロップの使用が一般的であり、このフリップフ
ロップは外部クロックによって分周器を介して制御され
る。集積回路の複合および種々の運転状態に応じて、内
部クロック発生器によって種々の多くの導線が充電され
なければならない。これらの導線には物理的に静電容量
が付属するため、その結果としてクロック発生器によっ
て生じさせられるクロックの容量性負荷が変動する。例
えばクロックの負荷は１５倍の変動をするが、両クロッ
クも相互にそれらの最大容量性負荷に関して互いに数倍
具なることがある。
〔発明が解決しようとする問題点〕
しかし、この種のクロック発生器の激しく変動する容量
性負荷は、クロックが重ならないのをもはや確実に保証
されないほど位相ずれをもたらすことがある。
本発明の目的は種々の容量性負荷であっても２つの重な
らないクロックを発生するクロック発生器を提供するこ
とにある。
〔問題点を解決するための手段〕
上記目的は、本発明によれば、冒頭に述べた如きクロッ
ク発生器において、駆動段を非対称に設計することによ
って達成される。また、上記目的は、本発明の別の特徴
にしたがって、少なくとも１つのクロック出力を相手方
のクロック出力に対して電気的にインターロックするこ
とによっても達成される。特に、上記の２つの異なる解
決手段を同時に備えるとよい。
〔実施例〕
一７＝ 以下、図面を参照しながら、本発明を実施例について更
に詳細に説明する。
本発明によるクロック発生器においては、通常のように
、外部発振器Ｏｓｃから外部クロックが供給され、この
外部クロックは分周器ＦＤにより内部で２分の１の周波
数に分周される。それから、分周器ＦＤの出力はフリッ
プフロップＦＦを制御し、このフリップフロップＦＦは
２つの重ならないクロック信号が得られるように相補形
の出力を持っている。しかし、フリップフロップＦＦの
出力信号は集積回路の制御には十分ではない。というの
は、集積回路はそれらの導線と共に容量性負荷をなし、
この容量性負荷にとってフリップフロップＦＦの出力電
流は不十分であるからである。
そこで、フリップフロップＦＦの出力には、それぞれ同
数の、一般には複数の１本実施例では２つの直列接続さ
れたインバータ駆動段Ｔｌｌ、ＴＩ２．１１．Ｔ２１．
Ｔ２２，１２が後続接続されていて、これらは相応の出
力電流をクロック発生器のクロック出力ＰＨ１、ＰＨ２
に供給する。各クロックに必要な個数のインバータ駆動
段が要求電流の大きさに応じて用意され、多段の出力駆
動回路は同じ電流のための単一段の出力駆動回路に比べ
てクロック信号のエツジ急峻性が十分に得られることを
保証する。必要な出力電流は意のま−になるクロック時
間およびそれぞれの充電すべき容量から生じる。
本発明によれば、出力駆動段Ｔｌ　１．Ｔ１２゜１１、
Ｔ２１．Ｔ２２．Ｉ２は、駆動段が異なる負荷に適合す
るように非対称に設計されている。
その際に、それぞれ複数の駆動段が相前後して接続され
る場合に、出力駆動段は、全体として駆動すべき負荷に
対して容量性負荷に適合した非対称の出力電流が生じる
ように設計されている。駆動段がそれぞれ駆動すべき最
大容量性負荷に合わせて調整されているように駆動段を
設計することが好ま４しい。
駆動段の設計は、特に本実施例のＣＭＯＳ技術において
はｐもしくはｎチャネル形のＭＯＳ）ランジスタの設計
を介して行われる。トランジスタの寸法は各クロックの
ための個々の駆動段の寸法のみならず、駆動段の個々の
トランジスタの寸法に関係する。一般には、寸法設計は
個々のトランジスタのチャネル幅とチャネル長の比を介
して行われる。それにより、ｐチャネル形のＭＯＳ）ラ
ンジスタがｎチャネル形のＭＯＳ）ランジスタよりもス
イッチングが遅いことも考慮することができ、それによ
り高いエツジ急峻性においても最適な負荷適合が行われ
る。ｐチャネル形のＭＯＳトランジスタとｎチャネル形
のＭＯＳ）ランジスタとのチャネル幅比を介して、同時
に入力レベル。
すなわち駆動段がある論理状態から他の論理状態へ切り
替わるレベルを、クロック出力における負荷比に最適に
合わせることができる。
設定された課題の他の解決策は、一方または双方のクロ
ック出力を電気的に相手方に対してインターロックをと
らせることにある。とりわけ、このインターロックは、
クロック出力を形成する最後の駆動段の出力によって、
他方のクロック出力に付属した最初の駆動段（これはフ
リップフロップＦＦに後続接続されている。）に対して
行われる。図によれば、本実施例では、クロック出力の
相互のインターロックが設けられている。
このために本実施例ではトランジスタＴｌｌ。
ＴＩ２もしくはＴ２１．Ｔ２２に直列にそれぞれインタ
ーロック用トランジスタＴＦＩもしくはｌＦ２が接続さ
れている。特に、トランジスタＴＦ１およびｌＦ２はｎ
チャネル形であり、したがって、それらの出力回路は該
当のインバータ段のｎチャネル形トランジスタＴ１２も
しくはＴ２２の出力と基準電位との間にある。ｎチャネ
ル形のトランジスタはｐチャネル形のトランジスタより
も高速であり、それゆえそれぞれのインバータを高速に
スイッチングさせることができる。
トランジスタＴ１１およびＴ１２のゲートはフリップフ
ロップＦＦの反転出力により制御され、トランジスタＴ
２１およびＴ２２のゲートはこのフリップフロップＦＦ
の非反転出力により制御される。トランジスタＴｌｌと
Ｔ１２の出力接続点もしくはトランジスタＴ２１とＴ２
２の出力接続点におけるインバータ段のそれぞれの出力
には、第２のインバータ段においてインバータＩｆ、１
２が後続接続されていて、これらのインバータの出力が
クロック出力ＰＨ１もしくはＰＨ２を形成している。ト
ランジスタＴＦＩの制御端子はクロック出力ＰＨ２によ
って制御され、これに対してトランジスタＴＦ２の制御
入力端はクロック出力ＰＨ１によって制御される。図示
の実施例では、それぞれのクロック出力とそれぞれのイ
ンターロック用トランジスタの制御人力との間に、回路
の機能を保証するために、それぞれインバータＩＦ１も
しくはｌＦ２が配置されている。
それぞれのインターロックすべきインバータ駆動段（本
実施例ではＴｌｌおよびＴ１２もしくはＴ２１．Ｔ２２
）のスイッチング点は、好ましいことに、インターロッ
クなしのインバータ駆動段に比べて高い。この措置は、
ｐチャネル形トランジスタおよびｎチャネル形トランジ
スタのチャネル幅とチャネル長との比の専門家に周知の
寸法設計によって行われる。この措置およびインターロ
ックによって、クロックは一方では交差せず、他方では
その都度クロックの一方が高電位にない非常に僅かの時
間で消えていく。　　　　一本発明によれば、実施例に
おけるように両クロック出力を相互にインターロックす
ることもできるし、一方のクロック出力のみを他方のク
ロック出力に対してインターロックすることもできる。
この場合に容量性最高負荷側のクロック出力を、他方の
クロック出力に対して、相手方の最高負荷のクロック出
力が高電位に既に再び置かれたときにはじめてこの他方
のクロック出力が高電位をとることができるようにイン
ターロックするのがよい。あらゆる場合にインターロッ
ク用トランジスタＴＦＩおよびｌＦ２または前段に接続
されたインバータＩＦ１およびｌＦ２のスイッチング閾
値の確定によって本発明による回路を目的どおりに最適
化することができる。第３の課題解決手段は先の両解決
手段を組み合わせることである。すなわち、インバータ
駆動段を非対称に設計するとともに、一方または双方の
クロック出力を相手方のクロック出力に対してインター
ロックすることである。
〔発明の効果〕
本発明によるクロック発生器は、それの非対称の出力段
および駆動段により、供給すべき回路に最適に合わせる
ことができ、それにより場所を僅かしか要求しないとい
う利点を有する。また、本発明によるクロック発生器は
、対称の出力段および駆動段の場合にもインターロック
により２つの重ならないクロックが簡単な手段で保証さ
れるという別の利点を持ち、そして単一の解決手段を組
み合わせた場合には冗長性の付加的効果を得ることがで
きる。
【図面の簡単な説明】
図は本発明によるクロック発生器の実施例を示す回路図
である。 ＰＨ１、ＰＨ２・・・クロック出力、Ｏｓｃ・・・発振
器、ＦＤ・・・分周器、ＦＦ・・・フリップフロップ、
Ｔ１１、Ｔ１２．Ｔ２１．Ｔ２２・・・インバータ駆動
段、１１．１２・・・インバータ、ＴＦ１、ＴＦ２・・
・インターロック用トランジスタ、ＩＦ１、ＩＦ２・・
・インバータ。 ＝１５＝ ＤＤ

Claims (1)

  1. 【特許請求の範囲】 １）重ならない２つの内部クロックを２つのクロック出
    力端に発生するために、発振器の出力を供給される分周
    器と、該分周器の後段に接続され相補形出力を持つフリ
    ップフロップとを備え、該フリップフロップの相補形出
    力がそれぞれ同数の、場合によっては直列接続されるイ
    ンバータ駆動段を制御するようになっているＣＭＯＳ回
    路用のクロック発生器において、前記駆動段が非対称に
    構成されていることを特徴とするクロック発生器。 ２）前記駆動段は寸法を駆動すべき最大容量負荷に合わ
    せられていることを特徴とする特許請求の範囲第１項に
    記載のクロック発生器。 ３）前記駆動段のトランジスタは、トランジスタにとっ
    て、特にｐチャネル形およびｎチャネル形のトランジス
    タにとっても異なるチャネル幅とチャネル長との比を有
    することを特徴とする特許請求の範囲第１項または第２
    項に記載のクロック発生器。 ４）重ならない２つの内部クロックを２つのクロック出
    力端に発生するために、発振器の出力を供給される分周
    器と、該分周器の後段に接続され相補形出力を持つフリ
    ップフロップとを備え、該フリップフロップの相補形出
    力がそれぞれ同数の、場合によっては直列接続されたイ
    ンバータ駆動段を制御するようになっているＣＭＯＳ回
    路用のクロック発生器において、少なくとも１つのクロ
    ック出力（ＰＨ１、ＰＨ２）は、相手方のクロック出力
    （ＰＨ２、ＰＨ１）に対して電気的にインターロックさ
    れていることを特徴とするクロック発生器。 ５）クロック出力端（ＰＨ１、ＰＨ２）を構成する終段
    の駆動段（Ｉ１、Ｉ２）の出力のインターロックが、フ
    リップフロップ（ＦＦ）に後続接続されていて相手方の
    クロック出力端（ＰＨ２、ＰＨ１）に付属した最初の駆
    動段（Ｔ２１、Ｔ２２、Ｔ１１、Ｔ１２）に対して行わ
    れていることを特徴とする特許請求の範囲第４項に記載
    のクロック発生器。 ６）インターロックは、インターロックすべきインバー
    タ駆動段（Ｔ１１、Ｔ１２、Ｔ２１、Ｔ２２）の出力回
    路に直列に出力回路を接続されたインターロックトラン
    ジスタ（ＩＦ１、ＩＦ２）の助けによって行われ、該イ
    ンターロックトランジスタはそれぞれ相手方のタクト出
    力（ＰＨ２、ＰＨ１）によって制御されるようになって
    いることを特徴とする特許請求の範囲第４項または第５
    項に記載のクロック発生器。 ７）インターロックトランジスタ（ＩＦ１、ＩＦ２）は
    ｎチャネル形であり、出力回路を基準電位に対して接続
    されていることを特徴とする特許請求の範囲第４項ない
    し第６項のいずれか１項に記載のクロック発生器。 ８）それぞれのインターロックすべきインバータ駆動段
    （Ｔ１１、Ｔ１２、Ｔ２１、Ｔ２２）のスイッチング閾
    値が比較的高いことを特徴とする特許請求の範囲第４項
    ないし第７項のいずれか１項に記載のクロック発生器。 ９）重ならない２つの内部クロックを２つのクロック出
    力端に発生するために、発振器の出力を供給される分周
    器と、該分周器の後段に接続され相補形出力を持つフリ
    ップフロップとを備え、該フリップフロップの相補形出
    力がそれぞれ同数の、場合によっては直列接続されるイ
    ンバータ駆動段を制御するようになっているＣＭＯＳ回
    路用のクロック発生器において、前記駆動段が非対称に
    構成され、少なくとも１つのタクト出力（ＰＨ１、ＰＨ
    ２）は、相手方のタクト出力（ＰＨ２、ＰＨ１）に対し
    て電気的にインターロックされていることを特徴とする
    クロック発生器。 １０）単一インターロックを行う場合には容量性最大負
    荷のクロック出力が他方のクロック出力をインターロッ
    クすることを特徴とする特許請求の範囲第９項に記載の
    クロック発生器。
JP62218999A 1986-09-01 1987-08-31 クロツク発生器 Pending JPS6367915A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE3629690 1986-09-01
DE3629690.2 1986-09-01

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