CN101599762B - 具宽频范围的工作周期修正电路 - Google Patents

Abstract

本发明公开一种具宽频范围的工作周期修正电路，其利用可调整脉冲大小的脉冲产生器，来对于不同频率的输入周期信号，调整适当的脉冲宽度，进而输出修正后工作周期为50％的周期信号。该脉冲产生器包含与非门、调谐器及反相器。反相器耦接于与非门的第二输入端与调谐器之间。调谐器用来根据参考电压，调谐输入周期信号的低电平状态并据以输出至反相器。与非门的第一输入端用来接收输入周期信号。与非门将其第一输入端与其第二输入端所接收的信号进行与非运算，以输出一周期性低电平脉冲信号。

Description

具宽频范围的工作周期修正电路

技术领域

本发明涉及一种工作周期修正电路，更明确地说，有关一种具有宽频范围的工作周期修正电路。

背景技术

请参考图1。图1为一现有技术的工作周期修正电路100的示意图。工作周期修正电路100包含工作周期修正器110与延迟锁定回路电路120。工作周期修正电路110用来接收一参考周期信号CLK_IN，并据以产生一修正周期信号CLK_DCC。延迟锁定回路电路120耦接至工作周期修正电路110，用来接收修正周期信号CLK_DCC，并据以产生一延迟修正周期信号CLK_OUT。延迟锁定回路电路120需要一锁定时间T_L1，来将延迟修正周期信号CLK_OUT的相位锁定与修正周期信号CLK_DCC相同。工作周期修正器110需要一锁定时间T_L2，来将修正周期信号CLK_DCC的相位锁定与参考周期信号CLK_IN相同。

因此，根据上述，现有技术的工作周期修正电路100需时(T_L1+T_L2)才能将输出的延迟修正周期信号CLK_OUT的相位锁定至参考周期信号CLK_IN。此锁定时间(T_L1+T_L2)过长，而容易造成电路不稳定。另外，由于工作周期修正电路100并无反馈的功能，因此，输出的延迟修正周期信号CLK_OUT与输入的参考周期信号CLK_IN之间的延迟时间便无法明确判断与追踪，造成使用者的不便。

发明内容

本发明提供一种具宽频范围的工作周期修正电路，用来接收一周期信号产生器所输出的一参考周期信号，并修正该参考周期信号的工作周期以产生一输出周期信号。该工作周期修正电路包含一调谐电路，包含一脉冲产生器，包含一与非门，包含一第一输入端，耦接于该周期信号产生器；一第二输入端；及一输出端，用来输出一周期性低电平脉冲信号；及一第一调谐器，耦接于该周期信号产生器与该与非门的该第二输入端之间，用来根据一参考电压，调谐该参考周期信号的低电平状态并据以输出至该与非门的该第二端；及一调谐模块，包含至少一第二调谐器，耦接于该与非门的该输出端，用来根据该参考电压，调谐该周期性低电平脉冲信号的低电平状态并据以输出以作为该输出周期信号；一延迟电路，耦接于该调谐模块的一输出端，用来以一预定时间长度，延迟该输出周期信号，并据以产生一第一修正周期信号与一第二修正周期信号，其中该第一修正周期信号与该第二修正周期信号互为反相；及一锁相回路电路，耦接于该延迟电路，用来测量该第一修正周期信号与该第二修正周期信号的高电平与低电平时态并据以产生该参考电压。

为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。

附图说明

通过参照前述说明及下列附图，本发明的技术特征及优点得以获得完全了解。

图1为一现有技术的工作周期修正电路的示意图；

图2为本发明的工作周期修正电路的示意图；

图3为本发明的锁相回路电路的示意图；

图4为本发明的调谐电路的示意图；

图5为本发明的调谐模块的示意图；

图6为本发明的脉冲产生器的示意图；

图7本发明的调谐器的延迟时间与电压关系的示意图；

图8为本发明的延迟电路的示意图；

图9为本发明的工作周期修正电路的时序图。

其中，附图标记

100、200                       工作周期修正电路

110                            工作周期修正器

120                            延迟锁定回路电路

CLK_IN                          参考周期信号

CLK_DCC、CLK_BDCC                修正周期信号

CLK_OUT                               输出周期信号

210                                  锁相回路电路

220                                  调谐电路

230                                  延迟电路

V_RDCC                                参考电压

V_DD、V_SS                             偏压源

Q_N1、Q_N2、Q_N3、Q_N4、Q_N5、Q_N6、Q_N7    N型金属氧化物半导体晶体管

Q_P1、Q_P2、Q_P3、Q_P4、Q_P5、Q_P6、Q_P7    P型金属氧化物半导体晶体管

C₁、C₂、C₃                           电容

R₁                                   电阻

211                                  偏压电路

I_REF                                 参考电流源

212                                  相位比较器

213                                  低通滤波器

214                                  放大器

V_DCCB、V_DCC                          电压

221                                  脉冲产生器

222                                  调谐模块

INV₁、INV₂、INV₃、INV₄、INV₅、INV₆、 反相器

INV₇、INV₈、INV₉

G₁                                   延迟单元

2221、2211                           调谐器

NAND₁                                与非门

T_D1、T_D2                             延迟时间

T₁、T₂、T₃                           周期

具体实施方式

请参考图2。图2为本发明的工作周期修正电路200的示意图。如图所示，工作周期修正电路200包含锁相回路电路210、调谐电路220及延迟电路230。

调谐电路220耦接于一周期信号产生器(未图示)，用来接收参考周期信号CLK_IN，并调谐参考周期信号CLK_IN，再将调谐后的参考周期信号输出以作为输出周期信号CLK_OUT。而输出周期信号CLK_OUT的工作周期便可被修正为50％。

延迟电路230耦接于调谐电路220，用来接收输出周期信号CLK_OUT，并将输出周期信号CLK_OUT延迟一预定时间长度T_D2，再据以产生修正周期信号CLK_DCC与CLK_BDCC。其中修正周期信号CLK_DCC与CLK_BDCC彼此互为反相信号。

锁相回路电路210耦接于延迟电路230，用来接收修正周期信号CLK_DCC与CLK_BDCC，以测量修正周期信号CLK_DCC与CLK_BDCC的高电平时态与低电平时态，再据以产生一参考电压V_RDCC，并将该参考电压V_RDCC反馈至调谐电路220。而锁相回路电路210所输出的参考电压V_RDCC，可提供给调谐电路220，以将输出周期信号CLK_OUT的工作周期修正为50％。

请参考图3。图3为本发明的锁相回路电路210的示意图。如图所示，锁相回路电路210包含偏压电路211、相位比较器212、低通滤波器213以及放大器214。

偏压电路211包含P型金属氧化物半导体晶体管Q_P4、Q_P5、Q_P6及N型金属氧化物半导体晶体管Q_N4、Q_N5，以形成一电流镜电路，用来根据一参考电流源I_REF来产生偏压信号V_B1及V_B2，并将偏压信号V_B1与V_B2提供给相位比较器212以进行驱动。

相位比较器212包含电容C₂与C₃、P型金属氧化物半导体晶体管Q_P1、Q_P2、Q_P3与N型金属氧化物半导体晶体管Q_N1、Q_N2及Q_N3。晶体管Q_P1的第一端耦接于偏压源V_DD、其第二端耦接于晶体管Q_P2的第一端与晶体管Q_P3的第一端、其控制端耦接于晶体管Q_P5的控制端；晶体管Q_N1的第二端耦接于偏压源V_SS(地端)、其第一端耦接于晶体管Q_N2的第二端与晶体管Q_N3的第二端、其控制端耦接于晶体管Q_N5的控制端；晶体管Q_P2的第一端耦接于晶体管Q_P1的第二端、其第二端耦接于晶体管Q_N2的第一端、其控制端耦接于延迟电路230，用来接收修正周期信号CLK_DCC；晶体管Q_N2的第一端耦接于晶体管Q_P2的第二端、其第二端耦接于晶体管Q_N1的第一端、其控制端耦接于延迟电路230，用来接收修正周期信号CLK_DCC；晶体管Q_P3的第一端耦接于晶体管Q_P1的第二端、其第二端耦接于晶体管Q_N3的第一端、其控制端耦接于延迟电路230，用来接收修正周期信号CLK_BDCC；晶体管Q_N3的第一端耦接于晶体管Q_P3的第二端、其第二端耦接于晶体管Q_N1的第一端、其控制端耦接于延迟电路230，用来接收修正周期信号CLK_BDCC；电容C₂耦接于晶体管Q_N3的第一端与偏压源V_SS之间；电容C₃耦接于晶体管Q_N2的第一端与偏压源V_SS之间。晶体管Q_P1与Q_N1为相位比较器212的电流源晶体管，且分别接收从偏压电路211传送过来的偏压信号V_B1与V_B2，以驱动相位比较器212。电容C₂与C₃分别用来测量修正周期信号CLK_BDCC与CLK_DCC的高电平时态与低电平时态。此外，电容C₂耦接于低通滤波器213、电容C₃耦接于放大器214。

低通滤波器213包含电容C₁与电阻R₁。低通滤波器213的电阻R₁耦接于相位比较器212的电容C₂与偏压源V_SS之间。电容C₂与C₃分别用来测量修正周期信号CLK_BDCC与CLK_DCC的高电平时态与低电平时态，因此在低通滤波器213的电容C₁上的参考电压V_RDCC的大小可根据修正周期信号CLK_BDCC与CLK_DCC的高电平时态与低电平时态来决定。

放大器214的正输入端耦接于电容C₁，用来接收参考电压V_RDCC；放大器214的负输入端耦接于放大器214的输出端，以使放大器214形成一电压跟随器(voltage follower)，因此，电容C₃上所载的电压便与参考电压V_RDCC相等，如此便能使得相位比较器212上的电位V_DCCB与V_DCC相近。

请参考图4。图4为本发明的调谐电路220的示意图。调谐电路220包含脉冲产生器221、调谐模块222及反相器INV₁。

脉冲产生器221耦接于该周期信号产生器，用来接收参考周期信号CLK_IN，并于参考周期信号CLK_IN的上升沿产生一初始值为高电平的低电平脉冲，以形成一周期性低电平脉冲信号CLK_LP。

调谐模块222用来接收参考电压V_RDCC，并依据参考电压V_RDCC的大小，延长周期性低电平脉冲信号CLK_LP的低电平状态，其中该低电平状态等于输出周期信号CLK_OUT的高电平状态，以校准输出周期信号CLK_OUT的工作周期。另外，锁相回路电路210所产生的参考电压V_RDCC反馈至调谐模块220，而使得参考周期信号CLK_IN与输出周期信号CLK_OUT二者上升沿之间的延迟时间为固定且可追踪的。

请参考图5。图5为本发明的调谐模块222的示意图。调谐模块222包含反相器INV₁及至少一调谐器2221。调谐器2221包含反相器INV₂、P型金属氧化物半导体晶体管Q_P7、N型金属氧化物半导体晶体管Q_N6及Q_N7。晶体管Q_P7的第一端耦接于偏压源V_DD、其第二端耦接于晶体管Q_N6的第一端、其控制端耦接于脉冲产生器221，用来接收周期性低电平脉冲信号CLK_LP；晶体管Q_N6的第一端耦接于晶体管Q_P7的第二端、其第二端耦接于晶体管Q_N7的第一端、其控制端耦接于脉冲产生器221，用来接收周期性低电平脉冲信号CLK_LP；晶体管Q_N7的第一端耦接于晶体管Q_N6的第二端、其第二端耦接于偏压源V_SS、其控制端耦接于锁相回路电路210的电容C₁，用来接收参考电压V_RDCC；反相器INV₂的输入端耦接于晶体管Q_P7的第二端与晶体管Q_N6的第一端、其输出端耦接于下一级的调谐器的输入端或者反相器INV₁的输入端。晶体管Q_N7根据参考电压V_RDCC，调整下拉电流的大小，以延长周期性低电平脉冲信号CLK_LP的低电平时态，以产生高电平时态与低电平时态相等的输出周期信号CLK_OUT。

调谐器2221的数目多寡可依照延长周期性低电平脉冲信号CLK_LP的低电平状态来决定，并不限定于一个，而可以多个调谐器2221串联成多级(于图5中，调谐器2221的数目设定为2)。而最后一级的调谐器2221的输出(反相器INV₂的输出端)耦接于反相器INV₁，使得调谐器2221所产生的输出周期信号CLK_OUT在延迟时间长度T_D1后，能与参考周期信号CLK_IN的相位相同。

请参考图6。图6为本发明的脉冲产生器221的示意图。脉冲产生器221包含与非门NAND₁、调谐器2211及反相器INV₉。与非门NAND₁的第一输入端，耦接于该周期信号产生器，用来接收参考周期信号CLK_IN、其第二输入端耦接于反相器INV₉的输出端、其输出端用来根据其二输入端所接收的信号经与非运算，输出周期性低电平脉冲信号CLK_LP。调谐器2211耦接于该周期信号产生器与该与非门NAND₁的第二输入端之间，用来根据参考电压V_RDCC，调谐该参考周期信号CLK_IN的低电平状态并据以输出至该与非门NAND₁的第二端。调谐器2211与调谐器2221的结构相同，于此不再赘述。在调谐器2211中的晶体管Q_N7的控制端耦接于电容C₁，根据参考电压V_RDCC，调整下拉电流的大小，以延长参考周期信号CLK_IN的低电平时态并输出至反相器INV₉。

调谐器2211的数目多寡可依照延长参考周期信号CLK_IN的低电平状态来决定，并不限定于一个，而可以多个调谐器2211串联成多级。而最后一级的调谐器2211的输出(反相器INV₂的输出端)耦接于反相器INV₉。

请参考图7。图7为本发明的调谐器的延迟时间与电压关系的示意图。当要将调谐器所产生的延迟时间T_D调长时，便可提升参考电压V_RDCC。如图所示，在电压方向上分成A段、B段与C段，而A段至C段的斜率渐增。也就是说，在A段的范围内，参考电压V_RDCC的变动对于延迟时间T_D的变动影响较小；反之，在C段的范围内，参考电压V_RDCC只要稍微的变动，延迟时间T_D就会有很大的差异。因此，当所使用的延迟时间T_D落于C段的范围内时，此时的参考电压V_RDCC的稳定性就变得相当重要。因为只要参考电压V_RDCC稍微变动，延迟时间T_D就会变动很大，而造成严重的误差。因此，本发明的调谐模块222与脉冲产生器221，其中所使用的调谐器，皆可使用多个串联的方式，来实现所需的延迟时间，而不是以单一个调谐器并提高参考电压V_RDCC来实现，如此所产生的延迟时间亦较为稳定。此外，在脉冲产生器221与调谐模块222中的调谐器的数目，皆可根据使用者需要调整。

请参考图8。图8为本发明的延迟电路230的示意图。如图所示，延迟电路230包含反相器INV₃、延迟模块231与232。反相器INV₃的输入端耦接于调谐电路220的输出端，用来接收输出周期信号CLK_OUT并据以反相输出周期信号CLK_OUT。延迟模块231包含反相器INV₄、INV₅以及一延迟单元G₁。延迟单元G₁可以一晶体管开关来实现，其目的仅为产生一与反相器相同的延迟时间。在延迟模块231中，反相器INV₄的输入端耦接于反相器INV₃的输出端、延迟单元G₁耦接于反相器INV₄与反相器INV₅之间、反相器INV₅用来输出修正周期信号CLK_BDCC。延迟模块232包含反相器INV₆、INV₇以及INV₈。在延迟模块232中，反相器INV₆的输入端耦接于反相器INV₃的输出端、反相器INV₇耦接于反相器INV₆与反相器INV₈之间、反相器INV₈用来输出修正周期信号CLK_DCC。因此，修正周期信号CLK_DCC与CLK_BDCC彼此互为反相信号，且皆相同较输出周期信号CLK_OUT延迟一预定时间T_D2。该预定时间T_D2即为如图7中所示经过4个反相器的延迟时间，此预定的延迟时间T_D2亦可根据使用者需要调整反相器的数目来做调整。

请参考图9。图9为本发明的工作周期修正电路200的时序图。如图所示，参考周期信号CLK_IN的高电平时态时间60％大于其低电平时态时间40％。调谐电路220接收参考周期信号CLK_IN的上升沿时，产生周期性低电平脉冲信号CLK_LP。当参考周期信号CLK_IN工作于第一周期T₁时，由于参考电压V_RDCC尚未产生，调谐模块222将不会调谐周期性低电平脉冲信号CLK_LP的低电平时态。在经第一延迟时间T_D1之后，周期性低电平脉冲信号CLK_LP经反相器INV₁产生高电平脉冲的输出周期信号CLK_OUT。而在延迟时间T_D2后，输出周期信号CLK_OUT经延迟电路230，产生低电平脉冲的修正周期信号CLK_BDCC与高电平脉冲的修正周期信号CLK_DCC。当参考周期信号CLK_IN工作于第二周期T₂时，调谐模块222接收锁相回路电路210的参考电压V_RDCC，并根据参考电压V_RDCC的大小，延长周期性低电平脉冲信号CLK_LP的低电平时态。而经过数个周期之后，反相器INV₁所产生的输出周期信号CLK_OUT的工作周期将能校准为50％而输出。而校准后的输出周期信号CLK_OUT经延迟电路230所产生的修正周期信号CLK_BDCC与CLK_DCC的工作周期亦皆为50％。

综上所述，本发明所提供的工作周期修正电路，可追踪所接收的参考周期信号与修正后所输出的周期信号之间延迟的时间，并降低输出周期信号抖动的情形。此外，利用本发明所提供具有可调脉冲长度的脉冲产生器，更可提高工作周期修正电路所能应用的频率范围，如此提供给使用者更大的便利性。

当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (15)

1.一种具宽频范围工作周期修正电路，用来接收一周期信号产生器所输出的一参考周期信号，并修正该参考周期信号的工作周期以产生一输出周期信号，其特征在于，该工作周期修正电路包含：

一调谐电路，包含：

一脉冲产生器，包含：

一与非门，包含：

一第一输入端，耦接于该周期信号产生器；

一第二输入端；及

一输出端，用来输出一周期性低电平脉冲信号；及

一第一调谐器，耦接于该周期信号产生器与该与非门的该第二输入端之间，用来根据一参考电压，调谐该参考周期信号的低电平状态并据以输出至该与非门的该第二端；及

一调谐模块，包含至少一第二调谐器，耦接于该与非门的该输出端，用来根据该参考电压，调谐该周期性低电平脉冲信号的低电平状态并据以输出以作为该输出周期信号；

一延迟电路，耦接于该调谐模块的一输出端，用来以一预定时间长度，延迟该输出周期信号，并据以产生一第一修正周期信号与一第二修正周期信号，其中该第一修正周期信号与该第二修正周期信号互为反相；及

一锁相回路电路，耦接于该延迟电路，用来测量该第一修正周期信号与该第二修正周期信号的高电平与低电平时态并据以产生该参考电压；

该第一调谐器包含：

一第一晶体管，包含：

一第一端，耦接于一第一偏压源；

一控制端，耦接于该周期信号产生器；及

一第二端，耦接于该与非门的该第二输入端；

一第二晶体管，包含：

一第一端，耦接于该第一晶体管的该第二端；

一控制端，耦接于该周期信号产生器；及

一第二端；及

一第三晶体管，包含：

一第一端，耦接于该第二晶体管的该第二端；

一控制端，耦接于该锁相回路电路，用来接收该参考电压；及

一第二端，耦接于一第二偏压源。

2.根据权利要求1所述的工作周期修正电路，其特征在于，该第一晶体管为一P型金属氧化物半导体晶体管；该第二及该第三晶体管为N型金属氧化物半导体晶体管。

3.根据权利要求1所述的工作周期修正电路，其特征在于，该第一调谐器另包含一第一反相器，耦接于该第一晶体管的该第二端与该与非门的该第二输入端之间。

4.根据权利要求3所述的工作周期修正电路，其特征在于，该脉冲产生器另包含一第二反相器，耦接于该第一反相器与该与非门的该第二输入端之间。

5.根据权利要求1所述的工作周期修正电路，其特征在于，该调谐模块中的第二调谐器包含：

一第四晶体管，包含：

一第一端，耦接于该第一偏压源；

一控制端，耦接于该与非门的该输出端；及

一第二端，耦接于该延迟电路；

一第五晶体管，包含：

一第一端，耦接于该第四晶体管的该第二端；

一控制端，耦接于该与非门的该输出端；及

一第二端；及

一第六晶体管，包含：

一第一端，耦接于该第五晶体管的该第二端；

一控制端，耦接于该锁相回路电路，用来接收该参考电压；及

一第二端，耦接于该第二偏压源。

6.根据权利要求5所述的工作周期修正电路，其特征在于，该第四晶体管为一P型金属氧化物半导体晶体管；该第五及该第六晶体管为N型金属氧化物半导体晶体管。

7.根据权利要求5所述的工作周期修正电路，其特征在于，该第二调谐器另包含一第三反相器，耦接于该第四晶体管的该第二端与该延迟电路之间。

8.根据权利要求7所述的工作周期修正电路，其特征在于，该调谐电路另包含一第四反相器，耦接于该第三反相器与该延迟电路之间。

9.根据权利要求1所述的工作周期修正电路，其特征在于，该延迟电路包含：

一第五反相器，耦接于该调谐电路；

一第一延迟模块，包含M个串接的第六反相器，其中第一个第六反相器耦接于该第五反相器，第M个反相器用来输出该第一修正周期信号；及

一第二延迟模块，包含：

N个串接的第七反相器，其中第一个第七反相器耦接于该第五反相器；及

一延迟单元，耦接于该第P-1个第七反相器与该第P个第七反相器之间，用来输出该第二修正周期信号；

其中P≤N，N≤M，且P、N、M皆为正整数，该第一延迟模块与该第二延迟模块皆延迟该预定时间长度。

10.根据权利要求9所述的工作周期修正电路，其特征在于，该锁相回路电路包含：

一相位比较器，耦接于该第一延迟模块与该第二延迟模块，用来测量该第一修正周期信号与该第二修正周期信号的高电平与低电平时态；及

一低通滤波器，耦接于该相位比较器，用来根据该相位比较器检测的结果输出该参考电压。

11.根据权利要求10所述的周期修正电路，其特征在于，该锁相回路电路另包含一偏压电路，以根据一参考电流源输出一第一偏压信号与一第二偏压信号至该相位比较器。

12.根据权利要求11所述的工作周期修正电路，其特征在于，该相位比较器包含：

一第七晶体管，包含：

一第一端，耦接于一第一偏压源；

一控制端，用来接收该第一偏压信号；及

一第二端；

一第八晶体管，包含：

一第一端，耦接于该第七晶体管的该第二端；

一控制端，耦接于该第一延迟模块，用来接收该第一修正周期信号；及

一第二端；

一第九晶体管，包含：

一第一端，耦接于该第七晶体管的该第二端；

一控制端，耦接于该第二延迟模块，用来接收该第二修正周期信号；及

一第二端；

一第十晶体管，包含：

一第一端，耦接于该第八晶体管的该第二端；

一控制端，耦接于该第一延迟模块，用来接收该第一修正周期信号；及

一第二端；

一第十一晶体管，包含：

一第一端，耦接于该第九晶体管的该第二端；

一控制端，耦接于该第二延迟模块，用来接收该第二修正周期信号；及

一第二端；

一第十二晶体管，包含：

一第一端，耦接于该第十晶体管的该第二端与该第十一晶体管的该第二端；

一控制端，用来接收该第二偏压信号；及

一第二端；

一第一电容，耦接于该第八晶体管的该第二端与该第二偏压源之间；及

一第二电容，耦接于该第九晶体管的该第二端与该第二偏压源之间。

13.根据权利要求12所述的工作周期修正电路，其特征在于，该第七、第八及第九晶体管为P型金属氧化物半导体晶体管；该第十、第十一及第十二晶体管为N型金属氧化物半导体晶体管。

14.根据权利要求12所述的工作周期修正电路，其特征在于，该低通滤波器包含：

一电阻，耦接于该第二电容；及

一第三电容，耦接于该电阻与该第二偏压源之间，用来输出该参考电压。

15.根据权利要求14所述的工作周期修正电路，其特征在于，该锁相回路电路另包含一放大器，该放大器包含：

一正输入端，耦接于该第三电容，用来接收该参考电压；

一输出端，耦接于该第一电容；及

一负输入端，耦接于该放大器的该输出端。

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