CN1860686A - 延迟控制回路 - Google Patents

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CN1860686A CNA2004800281989A CN200480028198A CN1860686A CN 1860686 A CN1860686 A CN 1860686A CN A2004800281989 A CNA2004800281989 A CN A2004800281989A CN 200480028198 A CN200480028198 A CN 200480028198A CN 1860686 A CN1860686 A CN 1860686A
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Abstract

一种延迟控制回路包括具有可控的延迟时间的延迟装置(2)，该延迟装置具有三个电路部分(2－A、2－B、2－C)。该延迟装置被串联在用于接收所要延迟的输入时钟信号(clock)的输入端子(5)和用于输出延迟的输出时钟信号(clk)的输出端子(6)之间。延迟时间根据输入时钟信号和输出时钟信号之间的相位差来进行调节。第一电路部分(2－A)接收输入时钟信号(clock)、降低该输入时钟信号的频率并输出具有降低的频率的时钟信号(clock/2)。第二电路部分(2－B)将具有降低的频率的时钟信号(clock/2)以可控的延迟时间延迟地转送到第三电路部分(2－C)。第三电路部分(2－C)根据延迟的具有降低的频率的时钟信号(out/2)产生具有输入时钟信号(clock)的频率的输出时钟信号(clk)。因为在第二电路部分中处理低频时钟信号，所以可以避免关于在延迟链中高频输入时钟信号的信号变化的问题。

Description

延迟控制回路
技术领域
本发明涉及一种延迟控制回路，其中具有可控延迟时间的延迟装置被连接在用于所要延迟的输入时钟信号的输入端子和用于分接延迟的输出时钟信号的输出端子之间。延迟时间根据输入时钟信号和输出时钟信号之间的相位差来进行调节。
背景技术
例如在受时钟控制的集成电路中设有延迟控制回路，以便在相对于输入时钟信号的相位差方面调节延迟控制回路的输出时钟信号。延迟控制回路特别是在同步运行的动态半导体存储器中使用，在这里主要在所谓的DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory，双倍速率同步动态随机存取存储器)中使用并且也称为延迟锁定回路(Delay Locked Loop，DLL)。借助于延迟控制回路，将在输入侧所输入的时钟信号借助于控制回路这样延迟，使得输出侧的时钟信号具有预先规定的相位。
延迟控制回路或者DLL电路在DDR SDRAM中使用，以便与在输入侧所输入的时钟信号同步地、更确切地说在该时钟信号的上升沿和下降沿上提供要写入或者要读出的数据信号。相位控制回路考虑所输入的时钟的内部信号时延并且特别是考虑用于接收信号的接收器电路中的时间延迟和用于提供输出信号的输出驱动器中的时间延迟。在从存储器读出数据信号时，通过DLL电路给输出驱动器提供经相应调节的相对于输入时钟信号延迟的时钟信号，以便与外部数据总线上存在的时钟信号同步地输出所要驱动的输出数据。
为使DDR SDRAM能够在大的工作频率范围内运行，必需的是，DLL电路可以在特别是应灵活可变的大的工作频率范围内运行。低工作频率要求控制回路内所包含的延迟装置有长的可控的延迟时间，为此一般需要用于延迟多于一个时钟周期的比较长的延迟链。另一方面，相对于高工作频率要求高分辨率的延迟链，以便在高工作频率情况下也能实现输出时钟信号相对于输入时钟信号的尽可能好的调节。
此外在高时钟信号频率的情况下、特别是在频率大于500MHz的情况下产生的问题是，输出时钟信号的信号形式可以通过DLL电路的延迟装置中的延迟链相对于输入时钟信号的信号形状被改变。在图1中示出延迟控制回路的已知延迟链的一种实施形式和在该延迟链的不同位置上所要延迟的输入时钟信号的所属信号图。按照图1A的延迟链10具有串联的反相器级1-1至1-n，其中在反相器级1-1的输入端子IN上施加具有矩形信号分布的输入时钟信号。在反相器级1-1至1-n之间的相应连接节点上通过相应的开关晶体管3-1至3-n分别连接一个电容2-1至2-n。在这种情况下，晶体管3-1至3-n可由控制电压vn控制。在反相器级1-n的输出端子OT上可提取输出时钟信号。这样构造的延迟链10相对于具有高频率的输入时钟信号表现出一种低通特性，使得连接节点K1和K2以及输出端子OT上的时钟信号具有图1B中所示的信号分布。由于输出端子OT上输入时钟信号的信号分布的这种变化，几乎不可能在输入时钟信号的频率高时在DLL电路的输出端上产生适当的输出时钟信号。
文献US 2002/0027967A1描述了一种延迟控制回路(Delay Locked-Loop)，它包括用于检测外部时钟信号和内部时钟信号之间的相位差的相位检测器、控制单元和可变的延迟单元。根据由相位检测器所检测到的外部时钟信号和内部时钟信号之间的相位差，控制电路以这种方式控制可变的延迟单元，即使内部时钟信号与外部时钟信号同步。可变的延迟单元包括通过可控开关与第一输出线路连接的第一组延迟元件以及通过另外的可控开关与第二输出线路连接的第二延迟元件。这些延迟元件由外部时钟信号控制。在高频外部时钟信号的情况下，激活第一组的延迟元件并与第一输出导线连接。在低频外部时钟信号的情况下，第一组的延迟元件与第二组的延迟元件共同被激活，并且用于产生内部时钟信号的第一输出线路通过可控开关与第二输出线路连接。因为在高频运行情况下第二输出线路与第一输出线路通过可控开关而分离，所以降低第二输出线路的负载。由此可以保证在利用高频外部时钟信号进行控制时延迟控制回路的稳定运行。
文献DE 100 65 376 C1描述了一种具有可调延迟的延迟电路。该延迟电路包括第一模块和后置的第二模块，它们分别具有延迟元件链。为每个模块分配一个开关组，利用该开关组可以借助于开关选择延迟元件上的输出侧分接点，以便可以选择所期望的延迟时间。为同时控制连接在第一模块的输出侧延迟元件上的开关和连接在第二模块的输入侧延迟元件上的开关，其控制输入端相互连接。由此在输入侧可施加在延迟元件上的时钟信号的时钟率高的情况下也能避免干扰脉冲。所描述的延迟电路因此特别适合于应用在DDR存储器芯片的延迟控制回路中。
发明内容
本发明所基于的任务在于，给出一种开头所述类型的延迟控制回路，该延迟控制回路可以在宽的工作频率范围内运行并且即使在高的工作频率情况下也能提供适当的输出时钟信号。
该任务依据本发明通过按照权利要求1的延迟控制回路来解决。
依据本发明的延迟控制回路包括具有可控延迟时间的延迟装置，该延迟装置串联在用于接收所要延迟的输入时钟信号的输入端子和用于分接延迟的输出时钟信号的输出端子之间。
依据本发明的延迟装置具有第一电路部分、连接在第一电路部分之后的第二电路部分和连接在第二电路部分之后的第三电路部分。此外设有控制装置，用于根据所要延迟的和延迟的时钟信号之间的相位差提供可输送给延迟装置的控制信号。第一电路部分接收输入时钟信号、降低输入时钟信号的频率并将具有降低的频率的时钟信号输出到第二电路部分。第二电路部分将具有降低的频率的时钟信号以可控的延迟时间延迟地转送给第三电路部分。第三电路部分根据延迟的、具有降低的频率的时钟信号产生具有输入时钟信号的频率的输出时钟信号。
也即依据本发明在延迟控制回路的延迟装置中降低所要延迟的输入时钟信号的频率。低频时钟信号在第二电路部分中特别是被输送给延迟链，该延迟链在其延迟时间方面是可控的。在第三电路部分中，由在延迟链中被延迟的具有降低的频率的时钟信号重建重新具有输入时钟信号的频率的输出时钟信号。因为在第二电路部分的延迟链中处理具有降低的频率的时钟信号，所以可以避免开头借助图1所述的关于输入时钟信号的信号变化的问题。本发明同时具有的其他优点是，传统类型的延迟链可用于第二电路部分，然而延迟控制回路却可以在高的工作频率情况下运行。在此情况下有利的是，延迟控制回路中的所要调节的延迟时间的值相对于迄今的解决方案可以保持不变。此外还可以保留低的工作频率范围，使得总体上依据本发明的延迟控制回路可以在宽的工作频率范围内运行。特别是利用本发明能够处理最高1.4GHz的输入时钟信号的工作频率。
依据本发明的一种优选的实施形式，输入端子接收所要延迟的输入时钟信号和与其互补的输入时钟信号。第一电路部分根据该输入时钟信号产生具有降低的频率的时钟信号并根据互补的输入时钟信号产生具有降低的频率的互补时钟信号。第二电路部分具有两个延迟链，其中一个延迟链将具有降低的频率的时钟信号而另一个延迟链将具有降低的频率的互补时钟信号分别以可控的延迟时间转送给第三电路部分。第三电路部分根据延迟的具有降低的频率的时钟信号和延迟的具有降低的频率的互补时钟信号产生输出时钟信号。
在一个改进方案中，第三电路部分被这样构造，使得根据延迟的、具有降低的频率的时钟信号的上升和下降沿产生输出时钟信号的上升沿。相应地，根据延迟的、具有降低的频率的互补时钟信号的上升和下降沿产生输出时钟信号的下降沿。在这种情况下，特别有利的是，这样来获得第二电路部分，使得延迟时间相对于具有降低的频率的时钟信号和具有降低的频率的互补时钟信号是近似相同的。为此优选地使用就时钟信号的上升和下降沿而言具有对称的连接特性的延迟链，以致使具有降低的频率的时钟信号和具有降低的频率的互补时钟信号的上升和下降沿近似相同地被延迟。
本发明的其它有利的构成和改进方案在从属权利要求中予以说明。
附图说明
下面借助附图中所示的图对本发明进行更详细的说明。其中：
图1如开头已经描述的那样示出延迟控制回路的已知延迟链的一种实施形式和在该延迟链的不同位置上所要延迟的时钟信号的所属信号图；
图2示出依据本发明的延迟控制回路的一种实施形式；
图3示出依据本发明的延迟控制回路的延迟装置的第一电路部分的一种实施形式和所属的信号图；
图4-7示出依据本发明的延迟控制回路的延迟装置的延迟链的实施形式；
图8示出依据本发明的延迟控制回路的延迟装置的第三电路部分的第一实施形式和所属的信号图；
图9示出依据本发明的延迟控制回路的一种实施形式的信号的信号图；
图10示出依据本发明的延迟控制回路的延迟装置的第三电路部分的第二实施形式；
图11示出依据本发明的延迟控制回路的另一种实施形式的信号的信号图。
具体实施方式
图2示出依据本发明的延迟控制回路的一种实施形式。图2中所示的延迟控制回路1具有输入端子5，在该输入端子上输入所要延迟的输入时钟信号clock。此外，在图2的实施形式中，还在输入端子5上输入与输入时钟信号clock互补的输入时钟信号bclock。通过延迟装置2在延迟控制回路的输出端子6上提供相对于输入时钟信号clock延迟的输出时钟信号clk。在输出端子6上相应地提供相对于互补的输入时钟信号bclock延迟的互补的输出时钟信号bclk。输出时钟信号clk或互补的输出时钟信号bclk通过具有恒定延迟时间的延迟元件3被反馈到具有相位检测器的控制装置4上。在延迟元件3内对信号接收器电路的延迟时间Trcv和输出驱动器电路的延迟时间Tocd予以考虑。在这里，相位检测器将该反馈的输出信号与互补的输入时钟信号bclock进行比较并向延迟装置2输出代表相位差的控制信号vn、vp。在这种情况下，控制信号vn、vp根据所要延迟的输入时钟信号clock或bclock和延迟的输出时钟信号clk或bclk之间的相位差来进行调节。可以按照这种方式调节延迟装置2中的延迟时间。根据相位差的大小和符号，相应地调节延迟装置2中的延迟时间。该调节被设计用于，使相位差在相位检测器上尽可能被调节为零。
按照图2的延迟装置2具有三个不同的电路部分2-A、2-B和2-C，它们在图2中以模块的方式示出并且下面在其结构方面还要被更详细的说明。第一电路部分2-A在其侧被分为两个电路模块A1、A2，相应地第二电路部分2-B被分为单独的电路模块B1、B2。在这种情况下，电路模块B1连接在电路模块A1的后面，而电路模块B2连接在电路模块A2的后面。第三电路部分2-C连接在第二电路部分2-B的后面并具有电路模块C。第一电路部分2-A的电路模块A1接收输入时钟信号clock，第一电路部分2-A的电路模块A2接收与该输入时钟信号clock互补的输入时钟信号bclock。电路模块A1在其输出端上根据输入时钟信号clock产生具有降低的频率的时钟信号，电路模块A2在其输出端上根据互补的输入时钟信号bclock产生具有降低的频率的互补时钟信号。这些信号通过第二电路部分2-B的电路模块B1或B2分别以可控的延迟时间被转送到第三电路部分2-C，其电路模块C根据延迟的具有降低的频率的时钟信号或互补时钟信号产生具有输入时钟信号clock或bclock的频率的输出时钟信号clk、bclk。
在图3中示出了按照图2的延迟控制回路的第一电路部分或其电路模块A1、A2的一种实施形式和所属的信号图。电路模块A1和A2在此是以与借助图3A所示的方式相同的方式来构造的。它们分别具有以图3A中所给出的方式由具有相应延迟δ的反相器级I、NAND门电路G-1、G-2和传输门TG组成的连接。用于耦合门G2和G1的反相器级I具有延迟3δ。电压vint和gnd位于传输门TG上，其中电压vint和gnd分别被称为延迟控制回路的内部正供电电位或基准电压。
电路模块A1(也请参照结合图2)接收输入时钟信号clock并在输出端上产生具有降低的频率的时钟信号clock/2。依据按照图3A的实施形式，电路模块A1此外还产生与时钟信号clock/2互补的时钟信号clock/2_b。电路模块A2接收互补的输入时钟信号bclock并在一个输出端上产生具有降低的频率的互补时钟信号bclock/2而在另一个输出端上产生与互补时钟信号bclock/2互补的、具有降低的频率的互补时钟信号bclock/2_b。在图3B的信号图中，示出时钟信号clock、clock/2和clock/2_b的示例性信号分布。时钟信号clock/2和clock/2_b在本实施例中分别具有时钟信号clock的一半频率。边沿分别相对于信号clock的相应边沿延迟了延迟时间δ。
因此在第一电路部分中降低输入时钟信号的频率，在本情况下降低一半，其中输入时钟信号的上升沿的时间信息被转换成具有降低的频率的时钟信号的上升和下降沿。
在图4-7中，用于按照图2的延迟控制回路的延迟装置中的延迟链的各个实施形式以其基本形式更详细地被示出。在这种情况下，延迟链可以用于分别实现电路模块B1、B2之一。
按照图4的延迟链具有串联的反相器级I，其中在反相器级I之间在各个连接节点上连接有电容Cp。各个电容Cp的第一端子通过可控晶体管T与相应的连接节点连接，其中晶体管T可由控制装置4的控制信号vn控制。如果在电路模块B1内设有按照图4的延迟链，那么左边的反相器级I接收具有降低的频率的时钟信号clock/2。右边的反相器级I相应地在其输出端上输出延迟的具有降低的频率的时钟信号out/2。因为按照依据图3的实施形式的电路模块A1和A2分别向电路部分2-B转送两个输出信号，所以该电路部分具有四个延迟链，这四个延迟链分别接收时钟信号之一并输出分别延迟的时钟信号。相应地，在第二电路部分2-B的输出端上除了延迟的具有降低的频率的时钟信号out/2外还提供与其互补的、延迟的具有降低的频率的时钟信号out/2_b、延迟的具有降低的频率的互补时钟信号bout/2和与其互补的、延迟的具有降低的频率的互补时钟信号bout/2_b。
在图5中示出了按照图2的延迟控制回路的第二电路部分2-B的、延迟链的另一实施形式。按照图5的延迟链又具有串联的反相器级I，其中在反相器级之间在各个连接节点上分别连接有电容Cp。各个电容Cp的第一端子与相应的连接节点连接，而该电容Cp的第二端子与电位端子连接，其中该电位端子上的电位vn可由控制装置4控制。
在图6中示出延迟链的另一实施形式，该延迟链具有两个串联的可控的反相器级Is。反相器级Is可通过控制电位vn和vp在其转换速度方面被控制并被连接在供电电位vint和gnd之间。
在图7中示出延迟链的另一实施形式，该延迟链具有反相器级I的分叉设置。在这种情况下，延迟时间可通过接通和断开不同分支的反相器级来控制。例如为了第一延迟时间接通信号路径P0的反相器级I，而为了第二延迟时间接通信号路径P1的反相器级I。
按照图4-6的延迟链的实施形式的共同之处在于，就所要延迟的时钟信号的上升和下降沿而言它们是对称地构造的，因此所要延迟的时钟信号的上升和下降沿近似相同地被延迟。与此相反，按照依据图7的实施形式的延迟链是不对称地构造的。
在图8中示出了按照图2的延迟控制回路的延迟装置的第三电路部分的第一实施方式和所属的信号图。在这种情况下，仅将延迟的具有降低的频率的时钟信号out/2和延迟的具有降低的频率的互补时钟信号bout/2用于产生输出时钟信号clk。按照图8A的电路模块C-1具有以图8A中所给出的方式由反相器级I、EXNOR门电路G-3、G-4和传输门TG组成的连接。
按照图8B中的信号图明显的是，通过用于实现按照图2的第三电路部分2-C的电路模块C-1，根据延迟的具有降低的频率的时钟信号out/2的上升和下降沿产生输出时钟信号clk的上升沿。相应地，输出时钟信号clk的下降沿根据延迟的具有降低的频率的互补时钟信号bout/2的上升和下降沿来产生。输出时钟信号clk具有输入时钟信号clock的频率，也即在本实例中具有时钟信号out/2或bout/2的双倍频率。
在图9中示出了根据延迟控制回路的一种实施形式的信号的信号图，该延迟控制回路的延迟装置在第二电路部分中仅具有两个延迟链。电路模块A1产生具有降低的频率的时钟信号clock/2，电路模块A2产生具有降低的频率的互补时钟信号bclock/2(也请参照图3)。在第一延迟链上可以分接出相对于clock/2延迟的具有降低的频率的时钟信号out/2，在第二延迟链上可以分接出相对于bclock/2延迟的具有降低的频率的互补时钟信号bout/2。在这种情况下，延迟链具有延迟时间δdll。时钟信号clock/2或bclock/2以延迟时间δA产生。输出时钟信号clk的上升沿根据延迟的、具有降低的频率的时钟信号out/2的上升和下降沿来产生，而输出时钟信号clk的下降沿(或互补的输出时钟信号bclk的上升沿)根据延迟的、具有降低的频率的互补时钟信号bout/2的上升和下降沿来产生。这分别以延迟时间δM来实现。
依据这种实施形式，电路部分2-C可以比较简单地来实现(参照图8)，但前提是，时钟信号的上升和下降沿在延迟链内近似相同地被延迟。总之获得时钟信号clk、bclk，其在时间点(1′)-(4′)的上升沿相对于时钟信号clock、bclock在时间点(1)-(4)的上升沿以相同的延迟时间被延迟。输入时钟信号的上升沿和具有降低的频率的时钟信号的上升或者下降沿之间的延迟δA被设置为相同的固定值并且不随工作频率而变化。
在图10中示出了按照图2的延迟控制回路的延迟装置的第三电路部分的第二实施形式。在这种情况下，第一电路部分2-A(参照按照图3的电路模块A1、A2)所输出的所有时钟信号均用于重建输出时钟信号clk。第二电路部分2-B在该实施例中具有四个延迟链，它们分别输出延迟的时钟信号out/2、out/2b、bout/2和bout/2_b。第三电路部分的电路模块C-2具有图10中所给出的由反相器级I、NAND门G-5至G-8和传输门TG组成的连接。
在图11中示出了按照图2的延迟控制回路的相应实施形式的、信号的所属信号图。第一电路部分2-A的电路模块A1根据输入时钟信号clock产生具有降低的频率的时钟信号clock/2和与该时钟信号clock/2互补的具有降低的频率的时钟信号clock/2_b。第一电路部分2-A的电路模块A2根据互补的输入时钟信号bclock产生分别具有降低的频率的互补时钟信号bclock/2和与其互补的互补时钟信号bclock/2_b。第二电路部分2-B(每个电路模块B1、B2具有两个延迟链)的延迟链之一分别将这些信号中的一个转送给第三电路部分2-C。该第三电路部分特别是以按照图10的电路模块C-2的形式来实施，并根据延迟的时钟信号out/2的上升沿和延迟的互补的时钟信号out/2_b的上升沿产生输出时钟信号clk的上升沿。相应地，输出时钟信号clk的下降沿(或互补的输出时钟信号bclk的上升沿)根据延迟的互补时钟信号bout/2的上升沿和延迟的互补的互补时钟信号bout/2_b的上升沿来产生。这种实施形式具有的优点是，为了重建输出时钟信号，仅仅由相应的延迟链输出的时钟信号的上升沿是决定性的。可以相应地使用就上升和下降沿而言不对称的延迟链。
附图标记
1            延迟控制回路
2            延迟装置
3            延迟元件
4            具有相位检测器的控制装置
5            输入端子
6            输出端子
2-A          第一电路部分
2-B          第二电路部分
2-C          第三电路部分
10           延迟链
1-1至1-n     反相器级
2-1至2-n     电容
3-1至3-n     晶体管
K1、K2       连接节点
IN           输入端子
OT           输出端子
Trcv         延迟时间
Tocd         延迟时间
clock        输入时钟信号
bclock       互补的输入时钟信号
clk          输出时钟信号
bclk         补的输出时钟信号
A1、A2       电路模块
B1、B2       电路模块
C            电路模块
vn、vp       控制信号
I            反相器级
TG           传输门
G-1至G-8    门
vint        供电电压
gnd         基准电压
clock/2     具有降低的频率的时钟信号
clock/2_b   互补的具有降低的频率的时钟信号
bclock/2    具有降低的频率的互补时钟信号
bclock/2_b  补的具有降低的频率的互补时钟信号
out/2       延迟的具有降低的频率的时钟信号
out/2_b     互补的、延迟的具有降低的频率的时钟信号
bout/2      延迟的具有降低的频率的互补时钟信号
bout/2_b    互补的、延迟的具有降低的频率的互补时钟信号
Cp          电容
Is          可控反相器级
P0、P1      信号路径
δ          延迟时间
δA         延迟时间
δdll       延迟时间
δM         延迟时间
(1)至(4)    时间点
(1′)至(4′)时间点

Claims (10)

1.一种延迟控制回路，包括：
-用于所要延迟的输入时钟信号(clock)的输入端子(5)和用于分接延迟的输出时钟信号(clk)的输出端子(6)，
-具有可控的延迟时间的延迟装置(2)，该延迟装置具有第一电路部分(2-A)、连接在所述第一电路部分之后的第二电路部分(2-B)和连接在所述第二电路部分之后的第三电路部分(2-C)，其中该延迟装置被串联在所述输入端子(5)和所述输出端子(6)之间，
-控制装置(4)，用于根据所要延迟的和延迟的时钟信号(clock、clk)之间的相位差提供可输送给所述延迟装置(2)的控制信号(vn、vp)，
-其中所述第一电路部分(2-A)接收所述输入时钟信号(clock)、降低所述输入时钟信号的频率并输出具有降低的频率的时钟信号(clock/2)，
-其中所述第二电路部分(2-B)将所述具有降低的频率的时钟信号(clock/2)以可控的延迟时间延迟地转送到所述第三电路部分(2-C)，
-其中所述第三电路部分(2-C)根据延迟的、具有降低的频率的时钟信号(out/2)产生具有所述输入时钟信号(clock)的频率的输出时钟信号(clk)。
2.按权利要求1所述的延迟控制回路，其特征在于，
-所述输入端子(5)接收所要延迟的输入时钟信号(clock)和与该输入时钟信号(clock)互补的输入时钟信号(bclock)，
-所述第一电路部分(2-A、A1、A2)根据所述输入时钟信号(clock)产生所述具有降低的频率的时钟信号(clock/2)并根据互补的输入时钟信号(bclock)产生具有降低的频率的互补时钟信号(bclock/2)，
-所述第二电路部分(2-B)具有两个延迟链(B1、B2)，其中所述延迟链之一(B1)将所述具有降低的频率的时钟信号(clock/2)而所述延迟链中的另一个(B2)将所述具有降低的频率的互补时钟信号(bclock/2)分别以可控的延迟时间延迟地转送到第三电路部分，
-所述第三电路部分(2-C、C-1)根据延迟的、具有降低的频率的时钟信号(out/2)和延迟的、具有降低的频率的互补时钟信号(bout/2)产生所述输出时钟信号(clk)。
3.按权利要求2所述的延迟控制回路，其特征在于，所述第三电路部分(C-1)根据所述延迟的、具有降低的频率的时钟信号(out/2)的上升和下降沿产生所述输出时钟信号(clk)的上升沿并根据所述延迟的、具有降低的频率的互补时钟信号(bout/2)的上升和下降沿产生所述输出时钟信号(clk)的下降沿。
4.按权利要求2或3所述的延迟控制回路，其特征在于，这样来获得所述第二电路部分(2-B)，使得相对于所述具有降低的频率的时钟信号(clock/2)和所述具有降低的频率的互补时钟信号(bclock/2)的延迟时间近似相同。
5.按权利要求4所述的延迟控制回路，其特征在于，这样来获得所述第二电路部分(2-B)，使得所述具有降低的频率的时钟信号(clock/2)和所述具有降低的频率的互补时钟信号(bclock/2)的上升和下降沿近似相同地被延迟。
6.按权利要求1-5之一所述的延迟控制回路，其特征在于，
-所述输入端子(5)接收所要延迟的输入时钟信号(clock)和与该输入时钟信号(clock)互补的输入时钟信号(bclock)，
-所述第一电路部分(2-A、A1、A2)根据所述输入时钟信号(clock)产生具有降低的频率的时钟信号(clock/2)和与该时钟信号(clock/2)互补的具有降低的频率的时钟信号(clock/2b)，并根据所述互补的输入时钟信号(bclock)产生具有降低的频率的互补时钟信号(bclock/2)和与该互补时钟信号(bclock/2)互补的、具有降低的频率的互补时钟信号(bclock/2_b)，
-所述第二电路部分(2-B)具有四个延迟链(B1、B2)，其中所述延迟链之一分别将具有降低的频率的时钟信号(clock/2)、互补的具有降低的频率的时钟信号(clock/2_b)、具有降低的频率的互补时钟信号(bclock/2)和互补的具有降低的频率的互补时钟信号(bclock/2_b)分别以可控的延迟时间延迟地转送到所述第三电路部分，
-所述第三电路部分(2-C、C-2)根据延迟的具有降低的频率的时钟信号(out/2)、互补的、延迟的具有降低的频率的时钟信号(out/2_b)、延迟的具有降低的频率的互补时钟信号(bout/2)和互补的、延迟的具有降低的频率的互补时钟信号(bout/2_b)产生所述输出时钟信号。
7.按权利要求6所述的延迟控制回路，其特征在于，
-所述第三电路部分(C-2)根据延迟的具有降低的频率的时钟信号(out/2)的上升沿和互补的、延迟的具有降低的频率的时钟信号(out/2_b)的上升沿产生所述输出时钟信号(clk)的上升沿，
-所述第三电路部分(C-2)根据延迟的具有降低的频率的互补时钟信号(bout/2)的上升沿和互补的、延迟的具有降低的频率的互补时钟信号(bout/2_b)的上升沿产生所述输出时钟信号(clk)的下降沿。
8.按权利要求1-7之一所述的延迟控制回路，其特征在于，所述第二电路部分(2-B)包括具有串联的反相器级(I)的延迟链(B1、B2)，其中在所述反相器级之间在各个连接节点上分别连接有一个电容(Cp)。
9.按权利要求8所述的延迟控制回路，其特征在于，各个电容(Cp)的第一端子通过可控晶体管(T)与相应的连接节点连接，其中所述晶体管可由所述控制装置(4)的控制信号(vn)来控制。
10.按权利要求8所述的延迟控制回路，其特征在于，各个电容(Cp)的第一端子与相应的连接节点连接，而各个电容(Cp)的第二端子与电位端子连接，其中该电位端子上的电位(vn)可由所述控制装置(4)的控制信号(vn)来控制。
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