CN1503267A - 用于高速输出数据的管线锁存器电路 - Google Patents

Abstract

提供一种具有较简单控制、较小覆盖区及较高操作速度的管线锁存器电路，包括：第一输入寄存器，接收第一数据；多个由多个串联寄存器组成的第一串联管线锁存器，选择性存储来自第一输入寄存器的输出并选择性输出；第一连接寄存器，存储从第一串联管线锁存器输出的数据；第二输入寄存器，接收第二数据；多个由多个串联的寄存器组成的第二串联管线锁存器，选择性存储来自第二输入寄存器的输出并选择性输出；第二连接寄存器，存储从第二串联管线锁存器输出的数据；多路转接器，选择第一及第二连接寄存器中存储的数据，作为上升沿输出数据及下降沿输出数据并输出；管线锁存器电路控制器，控制第一及第二串联管线锁存器及多路转接器。

Description

用于高速输出数据的管线锁存器电路

技术领域

本发明与半导体存储器装置有关。尤其涉及从单元区域接收输入数据、锁存该数据及将该数据作为输出数据输出至外部电路的一管线锁存器(pipelatch)电路。

背景技术

一般而言，同步存储器装置需要一管线锁存器电路用于连续的数据输出。根据来自一时钟的同步信号，管线锁存器电路存储从单元区域接收的数据并顺序将其输出。管线锁存器电路控制器用于控制该管线锁存器电路。管线锁存器电路控制器是一装置，对根据来自一时钟的同步信号顺序存储从单元区域接收的数据及将其输出进行控制。

图1是一典型的DDR(双倍数据速率)同步存储器装置的方块图。

在图1中，该DDR同步存储器装置包括：用于接收、解码及输出行地址的一行地址输入400；用于接收、解码及输出列地址的一列地址输入300；用于根据来自该行地址输入400及列地址输入300的信号输出数据的一单元区域500；用于接收和解码时钟信号以及指令信号的一指令解释器600；用于顺序接收从单元区域500输出的数据并输出到输出缓冲器的一管线锁存器电路100；用于根据从指令解释器600及时钟接收的信号，对该管线锁存器电路100进行控制的一管线锁存器电路控制器200；及用于接收来自管线锁存器电路100的输出并作为输出数据将其输出至外部电路的一输出缓冲器700。

在该DDR存储器装置中，数据是在上升沿以及下降沿上输出的，该管线锁存器电路分别接收来自单元区域500的偶数数据及奇数数据，随后分别将其发送到输出缓冲器700作为上升沿数据及下降沿数据。偶数数据及奇数数据是通过管线锁存器电路100从单元区域500接收的，并与外部时钟信号的上升沿及下降沿同步输出。

同时，该管线锁存器电路100包括多个寄存器，其个数取决于要接收及锁存的数据的数目及该存储器装置的列地址选通(Column Address Strobe；CAS)等待时间。另外，有使用串联寄存器的串联管线锁存器电路及使用并联寄存器的并联管线锁存器电路。

图2A是根据现有技术，包括并联寄存器的一并联管线锁存器电路的方块图。

请参照图2A，该管线锁存器电路100a包括：用于接收偶数数据的多个并联寄存器；用于接收奇数数据的多个并联寄存器20′_1、20′_2、...、20′_n；在寄存器20_1、20_2、…、20_n、20′_1、20′_2、...、20′_n的前一级提供的多个路径电路10_1、10_2、...、10_n，用于响应于n个偶数输入控制信号(1至n)，将接收的偶数数据存储在寄存器20_1、20_2、...、20_n中；在寄存器20_1、20_2、...、20_n、20′_1、20′_2、…、20′_n的前一级提供的多个路径电路10′_1、10′_2、…、10′_n，用于响应于n个奇数输入控制信号(1至n)，将接收的奇数数据存储在寄存器20_1、20′_2、…、20′_n中；用于从各寄存器20_1、20_2、…、20_n、20′_1、20′_2、…、20′_n选择性输出偶数数据及奇数数据的n个多路转接器30_1至30_n；在多路转接器30_1至30_n的输出级提供的2n个路径电路40_1、40_2、...、40_n、40′_1、40′_2、…、40′_n，用于从多路转接器30_1至30_n输出数据作为上升沿数据或下降沿数据。

图2B是用于图2A中所示的管线锁存器电路100a的一管线锁存器电路控制器200a的方块图。

在图2B中，该管线锁存器电路控制器200a接收时钟信号及数据输出定时控制信号，并输出2n个输出控制信号及n个多路转接器选择信号。该2n个控制信号包括n个用于偶数数据的控制信号，及n个用于奇数数据的控制信号。

下面将参照图2A及图2B说明一并联管线锁存器电路的操作。

首先，当来自相应读地址的数据被从单元区域发送到管线锁存器电路100a时，响应于n个偶数输入控制信号1至n及n个奇数输入控制信号1至n，顺序接通2n个路径电路10_1、10_2、...、10_n、10′_1、10′_2、...、10′ _n。随着路径电路的接通，偶数数据及奇数数据信号被顺序存储在寄存器20_1、20_2、...、20_n、20′_1、20′_2、...、20′_n中。

随后，n个多路转接器30_1、30_2、...、30_n选择性输出来自寄存器20_1、20_2、...、20_n、20′_1、20′_2、...、20′_n的数据作为上升沿数据或下降沿数据。

之后，来自管线锁存器电路控制器(200a)的n个奇数输出控制信号(1至n)及n个偶数输出控制信号(1至n)选择性接通路径电路40_1、40_2、...、40_n、40′_1、40′_2、...、40′_n，使来自n个多路转接器1至n的输出数据传递至输出缓冲器(图1中的700)。

由于输入数据只锁存一次并响应于输出控制信号而输出，上述并联管线锁存器电路100a具有高速输出数据的优点。然而，该并联管线锁存器电路200a具有一缺陷，即，由于该管线锁存器电路控制器200a必须分别产生和输出输入控制信号及输出控制信号，因而变得复杂。

例如，如果实施使用16个寄存器的管线锁存器电路，就需要该控制器产生每个都具有不同定时的16个输入控制信号(8个用于偶数输入控制信号，8个用于奇数输入控制信号)及16个输出控制信号(8个用于偶数输出控制信号，8个用于奇数输出控制信号)。同样，在此情况下，并联管线锁存器电路需要8个多路转接器。多路转接器需要大的覆盖区，因此具有多个多路转接器的并联管线锁存器电路需要大尺寸的集成电路晶片。

为解决这问题，有时使用由多个串联的寄存器组成的一串联管线锁存器电路，由于其覆盖区较小及控制结构较简单。

图3是由串联的寄存器组成的一串联管线锁存器电路100b及一管线锁存器电路控制器200b的方块图。

在图3中，该串联管线锁存器电路100b包括：

多个串联的寄存器50_1、50_2、...、50_n，用于顺序接收偶数数据并将其传递；多个在寄存器50_1、50_2、...、50_n之间提供的路径电路60_1、...、60_n-1，用于将数据传递到在下一级的寄存器；多个串联的寄存器50′_1、50′_2、...、50′_n，用于顺序接收奇数数据并将其传递；多个在寄存器50′_1、50′_2、...、50′_n之间提供的路径电路60′_1、...、60′_n-1，用于将数据传递到在下一级的寄存器；及一多路转接器60a，用于选择性输出存储在第n个寄存器50_n、50′_n中的数据作为上升沿数据及下降沿数据。

同样，管线锁存器控制器200b接收时钟信号及数据输出定时控制信号，并输出2(n-1)个输入及输出控制信号、一输出控制信号及一多路转接器选择信号。

下面将参照图3说明该串联管线锁存器电路100b的操作。

首先，当给定地址时，顺序地将相应偶数数据及奇数数据从单元区域读入管线锁存器电路100b中，并顺序将其存储在偶数数据寄存器50_1、50_2、...、50_n及奇数数据寄存器50′_1、50′_2、...、50′_n中。此时，该管线锁存器电路控制器200b输出n-1个偶数输入/输出控制信号1至n-1及n-1个奇数输N/输出控制信号1至n-1，以顺序接通路径电路60_1、60_2、...、60_n-1、60′_1、60′_2、...、60′_n-1，于是偶数数据及奇数数据被顺序存储在寄存器50_1、50_2、...、50_n、50′_1、50′_2、...、50′_n中。

随后，响应于从管线锁存器电路控制器200b至多路转接器60a的选择信号，选择存储在最后级的寄存器50_n，50′_n中的数据作为上升沿数据及下降沿数据，并响应于输出控制信号，将其输出到输出缓冲器(图1中的700)。

与并联管线锁存器电路相比，由于同时通过输入/输出信号控制到寄存器的数据输入及数据输出，该串联管线锁存器电路的优点是具有较简单的管线锁存器电路控制器。

作为一举例，使用16个寄存器的一串联管线锁存器电路100b将只需要14个输入/输出控制信号。一并联管线锁存器电路100a需要总计40个控制信号(16个输入控制信号、16个输出控制信号及8个多路转接器控制信号)，而串联管线锁存器电路只需要16个控制信号(14个输入/输出控制信号、1个选择信号、1个输出控制信号)。因此，该串联管线锁存器电路100b具有比该并联管线锁存器电路100a控制更简单的优点。

同样，由于该串联管线锁存器电路100b在最后的输出寄存器处只需要一个多路转接器，因此与该并联管线锁存器电路100a相比，其具有覆盖区非常小的优点。由于多路转接器需要比寄存器更大的覆盖区，所以随着多路转接器减少，该电路的覆盖区大为减少。

然而，由于寄存器是从输入至输出串联的，并被顺序控制，该串联管线锁存器电路100b在高速数据输出方面明显受到限制。即，只有在当前存储的数据传递至下一级寄存器时，才能接收一新的数据。

因此，由于其在集成电路中具有较小的覆盖区及更简单的控制信号产生方法，该串联管线锁存器电路100b具有优点，但其在高速操作方面却非常受限制。所以，由于对高速操作存储器装置的需求不断增加，因此需要具有一简单的控制方法，同时又能高速操作的一管线锁存器电路。

发明内容

因此，本发明的一目的是提供一种控制较简单、覆盖区较小及较高操作速度的管线锁存器电路。

根据本发明的一个方面，提供一种管线锁存器电路，用于存储顺序接收的多个第一数据和第二数据，并且输出为上升沿输出数据或下降沿输出数据，该管线锁存器电路包括：一第一输入寄存器，用于接收所述第一数据；多个由多个串联的寄存器组成的第一串联管线锁存器，用于选择性存储来自所述第一输入寄存器的输出并将其选择性输出；一第一连接寄存器，用于存储从所述多个第一串联管线锁存器输出的数据；一第二输入寄存器，用于接收所述第二数据；多个由多个串联的寄存器组成的第二串联管线锁存器，用于选择性存储来自所述第二输入寄存器的输出并将其选择性输出；一第二连接寄存器，用于存储从所述多个第二串联管线锁存器输出的数据；一多路转接器，用于选择在所述第一连接寄存器及第二连接寄存器中存储的数据作为上升沿输出数据及下降沿输出数据，并将其输出；及一管线锁存器电路控制器，用于控制所述多个第一和第二串联管线锁存器以及所述多路转接器。

附图说明

根据以上参考附图的优选具体实施例的说明，本发明的以上及其他目的及特征将显而易见，其中：

图1为一传统DDR SDRAM的方块图；

图2A是根据现有技术，使用并联寄存器的一管线锁存器电路的方块图；

图2B是用于控制图2A中所示的管线锁存器电路的管线锁存器电路控制器的方块图；

图3是根据现有技术，使用串联寄存器的一管线锁存器电路及其控制器的方块图；

图4所示的是根据本发明的具体实施例的一管线锁存器电路的方块图；

图5是图4所示的串联管线锁存器的一具体实施例的方块图；

图6是图4所示的管线锁存器电路控制器的方块图；

图7是图6所示的串联管线锁存器控制器的一具体实施例的方块图；

图8是图6所示的串联管线锁存器控制器的另一具体实施例的方块图；

图9是根据现有技术与根据本发明的管线锁存器电路的比较；

图10是根据本发明的管线锁存器电路的一具体实施例的方块图；其包括16个寄存器；

图11是图10中所示的串联管线锁存器的方块图；

图12是图10中所示的管线锁存器电路的控制器的方块图；

图13是图12中所示的管线锁存器电路控制器的一电路图；

图14是图10中所示的管线锁存器电路的电路图；及

图15是图10所示的串联管线锁存器电路的操作的波形图。

具体实施方式

为配置一详细说明使得本领域技术人员容易体现本发明的技术概念，下文将参考附图对本发明的最佳具体实施例加以详细说明。

图4所示的是根据本发明一具体实施的一管线锁存器电路的方块图。

请参照图4，本具体实施例的该管线锁存器电路100c包括：用于接收偶数数据的一第一输入寄存器70a；多个由多个串联的寄存器组成的第一串联管线锁存器70c_1至70c_k，用于选择性存储来自第一输入寄存器70a的输出并将其选择性输出；用于存储从多个第一串联管线锁存器70c_1至70c_k输出的数据的一第一连接寄存器70b；用于接收奇数数据的一第二输入寄存器70′a；多个由多个串联的寄存器组成的第二串联管线锁存器70′c_1至70′c_k，用于选择性存储来自所述第二输入寄存器70′a的输出及将其选择性输出；用于存储从多个第二串联管线锁存器70′c_1至70′c_k输出的数据的一第二连接寄存器70′b；一多路转接器80，用于选择存储在第一连接寄存器70b及第二连接寄存器70′b中的数据作为上升沿输出数据或下降沿输出数据；以及一管线锁存器电路控制器200c，用于控制多个第一及第二串联管线锁存器70c_1至70c_k、70′c_1至70′c_k及输出多路转接器80。

该管线锁存器电路控制器200c接收时钟信号及数据输出定时控制信号，并输出n-2个奇数输入/输出控制信号、n-2个偶数输入/输出控制信号、一输出控制信号及一多路转接器选择信号。

图5是图4中所示的串联管线锁存器70c_1至70c_k、70′c_1至70′c_k之一的一具体实施例的方块图。

请参照图5，该串联管线锁存器(如70c_1)包括：一第一路径电路70c_1_1，用于传递从第一输入寄存器70a输出的偶数数据；多个串联的寄存器70c_1_1′、70c_1_2′、...、70c_1_m′，用于顺序传送从第一路径电路接收的数据；在多个寄存器70c_1_1′、70c_1_2′、...、70c_1_m′之间提供的多个第二路径电路70c_1_2、70c_1_3、...、70c_1_m，用于将存储在前级的寄存器中的数据传递到下一级的寄存器；一第三路径电路70c_1_m+1，用于将存储在多个串联的寄存器的最后级的寄存器70c_1_m′中的数据，传递到第一连接寄存器70b。在图4中所示的所有串联管线锁存器70c_1至70c_k、70′c_1至70′c_k都具有如图5中所示的同样配置。在图5中，数字k是形成管线锁存器的串联管线数，数字m是形成一串联管线的寄存器数。因此，通过一除式可得到形成一串联管线(m＝(n-2)/k)的寄存器数，其中分母n-2是在偶数数据路径或奇数数据路径中使用的寄存器数n减去2(1个用于输入寄存器，1个用于连接寄存器)，分子是串联管线的数目k。

图6是图4中所示的管线锁存器电路控制器200c的方块图。

在图6中，该管线锁存器电路控制器200c包括：一控制信号发生器210，其在由数据输出定时控制信号启动时，用于传递所接收的时钟信号，及输出在该时钟信号的每个周期顺序启动的多个初始化信号a_1至a_k、b_1至b_k；以及多个串联管线锁存器控制器220_1至220_k、220′_1至220′_k，其在由多个初始化信号a_1至a_k、b_1至b_k之一启动时，用于接收时钟信号及用于接通在多个串联管线锁存器70c_1至70c_k、70′c_1至70′c_k的每一个处提供的第一路径至第三路径电路。

图7是图6中所示的多个串联管线锁存器控制器220_1至220_k、220′_1至220′_k之一的一具体实施例的方块图。

请参照图7，该串联管线锁存器控制器(如220_1)包括：一m+1位计数器220-1a，当通过一选择的初始化信号a_1启动时，用于计数与在串联管线锁存器70c_1处提供的第一路径电路至第三路径电路70c_1_1、70c_1_2、...、70c_1_m+1同样数量的m+1个时钟信号，并输出m+1个多路转接器控制信号；及一多路转接器(220_1b)，用于输出m+1个输入/输出控制信号，该m+1个输入/输出控制信号顺序接通在串联管线锁存器70c_1处提供的第一路径电路至第三路径电路70c_1_1、70c_1_2、...、70c_1_m+1。

图8是图6中所示的多个串联管线锁存器控制器220_1至220_k、220′_1至220′_k之一的第二具体实施例的方块图。

与图7相比，图8中示出的该串联管线锁存器控制器220_1′的设计使时钟信号从串联管线锁存器控制器220_1通过一延迟电路220_1c传送到该多路转接器220_1b。其目的是给接收时钟信号的m+1位计数器220_1a的操作定时一些容差。更具体而言，来自m+1位计数器的m+1多路转接器控制信号首先由多路转接器220_1b接收，然后通过延迟电路220_1c接收时钟信号。

图9是一根据现有技术的管线锁存器电路与根据本发明的管线锁存器电路的比例。请参照图9，下文将对根据现有技术的一管线锁存器电路与根据本发明的一管线锁存器电路之间的单位组件数及控制信号数进行比较。在图9中，括弧中的数字是所用寄存器，总数为16(8个用于偶数数据寄存器，8个用于奇数数据寄存器)的情况下的范例数。为便于理解，下面的比较说明中使用括弧中的数字。

首先，在传统的管线锁存器电路控制器的情况下，8个寄存器用于偶数数据路径，8个寄存器用于奇数数据路径，其用于将数据作为上升沿数据或下降沿数据输出。同样，需要8个多路转接器，以选择性输出8个偶数数据及8个奇数数据。

还需要总计32个路径电路，其中16个用于存储输入数据，16个用于输出存储的数据。所需的控制信号数等于路径电路数。因此，需要总数为32个路径电路控制信号。此外，还需要8个多路转接器选择信号。因此，需要并联管线锁存器电路控制器以产生每个具有不同定时的总数为40的输入/输出信号，用于输出到该并联管线锁存器电路。

与此同时，该串联管线锁存器电路需要8个串联的寄存器，其用于顺序接收偶数数据，及8个串联的寄存器，其用于顺序接收奇数数据。在此情况下，由于只有在最后级的寄存器(串联的8个寄存器之中)中的数据被输出作为上升沿数据或下降沿数据，因此只需要一个多路转接器。

另外，由于在串联的寄存器之间使用路径电路，因此总共需要14个路径电路(7个位于8个寄存器之间用于偶数数据路径，7个位于8个寄存器之间用于奇数数据路径)。因此，在一串联管线锁存器电路中，需要总数为16的控制信号，即14个路径电路控制信号、1个多路转接器选择信号及1个输出控制信号。

同时，在根据本发明的管线锁存器电路的情况下，控制信号的数目是由16个寄存器中有多少个寄存器用于形成一串联管线锁存器所决定。下面作为一项范例，假设在一串联管线锁存器中使用2个寄存器。

在根据本发明的管线锁存器电路的情况下，16个寄存器中有2个用作输入寄存器，2个用作连接寄存器。其余的(12寄存器)用于形成6个串联管线锁存器(每个串联管线锁存器中2个寄存器)。在此情况下，只需要一个多路转接器连接至两个连接寄存器，及需要总数为18的路径电路，6个串联管线锁存器中的每一个需要3个。因此，需要该管线锁存器电路控制器产生总数为20的控制信号，即，18个路径电路控制信号、一个多路转接器选择信号及一输出控制信号。

同时，该路径电路的最简单的形式，可通过传送门来实现，寄存器可通过具有2个反相器的一锁存器来实现。由于多路转接器需要选择2个接收信号作为上升沿数据输出或下降沿数据输出并将其输出，因此该多路转接器比一寄存器占据更大的覆盖区。

因此，由于像串联管线锁存器电路，根据本发明的管线锁存器电路仅需要一个多路转接器，故与并联管线锁存器电路相比，已经大大地缩小了其在集成电路晶片内部的覆盖区。同样，由于大大地减少了需要的控制信号的数目，(一并联管线锁存器电路需要40个控制信号，而一根据本发明的该管线锁存器电路需要20个控制信号)，因此实现的该管线锁存器电路控制器也得到了简化，其操作及控制也得到了简化。

根据本发明的该管线锁存器电路具有上述优点，同时，由于来自输入寄存器的数据是由多个串联管线锁存器选择性接收的，其具有比传统串联管线锁存器电路输出速度更高的优点。在串联管线锁存器电路的情况下，由于将目前存储在寄存器中的数据传递到下一级寄存器之前，不能从单元区域接收新的数据，因而不能进行高速操作。

然而，根据本发明，由于多个串联管线锁存器可以用于输入寄存器，即使当从单元区域接收的一串联管线锁存器中的数据还没有传送到后一级寄存器时，新的数据可通过输入寄存器从单元区域读入到其他串联管线锁存器。

因此，根据本发明的管线锁存器的设计使其控制比一并联管线锁存器电路简单，并具有同样的高速操作的优点。

图10到15是方块图、电路图及波形图，其示出根据包括16个寄存器的本发明的一优选具体实施例的管线锁存器电路的操作。

请参照图10，根据该具体实施例的管线锁存器电路100d包括：用于接收偶数数据的一第一输入寄存器70a_1；3个串联管线锁存器70c_1a、70c_2a、70c_3a，每个都包括2个寄存器，用于选择性接收来自该第一输入寄存器70a_1的数据及选择性将其输出；一用于存储选择性从串联管线锁存器70c_1_a、70c_2a、70c_3a输出的数据的第一连接寄存器70b_1；用于接收奇数数据的一第二输入寄存器70′a_1；3个串联管线锁存器70′c_1a、70′c_2a、70′c_3a，每个都包括2个寄存器，用于选择性接收来自该第二输入寄存器70′a_1的数据及选择性将其输出；一用于存储选择性从串联管线锁存器70c_1a、70c_2a、70c_3a输出的数据的第二连接寄存器70′b_1；一输出多路转接器80_1，用于选择从第一连接寄存器及第二连接寄存器70b_1、70′b_1输出的数据作为上升沿输出数据或下降沿输出数据并将其输出；6个串联管线锁存器70′c_1a、70′c_2a、70′c_3a、70′c_1a、70′c_2a、70′c_3a；及用于控制该输出多路转接器80的一管线锁存器电路控制器(请参照图12中的200d)。

图11是图10所示的6个串联管线锁存器之一的内部方块图。

请参照图11，该串联管线锁存器70c_1a包括：2个串联的寄存器70c_1a-1、70c_1a_2；在寄存器70c_1a_1的输入级提供的一路径电路70c_1_1；在寄存器70c_1a_1的输出级提供的一路径电路70c_1_3；及在2个寄存器70c_1a_1与70c_1a_2之间提供的一路径电路70c_1_2。

图12是图10中所示的管线锁存器电路控制器的方块图。

请参照图12，该管线锁存器电路控制器200d包括：一控制信号发生器210a，用于当被数据输出定时信号启动时，将时钟信号及初始化信号a_1、a_2、a_3传递到每一串联管线锁存器控制器220a_1、220a_2、220a_3，及产生输出控制信号及选择信号，以送递到输出多路转接器80_1；3个串联管线锁存器控制器220a_1、220a_2、220a_3，用于当被初始化信号a_1、a_2、a_3启动时，使用同步时钟信号输出3个偶数输入/输出控制信号A1至A3、B1至B3、C1至C3；及3个串联管线锁存器控制器(没有示出)，用于当被初始化信号启动时，使用同步时钟信号输出3个奇数输入/输出控制信号。图中忽略了3个用于输出奇数输入/输出控制信号(D1至D3、E1至E3、F1至F3)的串联管线锁存器控制器。

一串联管线锁存器控制器(如220a_1)包括：一3位计数器220a_1_a，当被一初始化信号a_1启动时，计数同步时钟信号；及一多路转接器220a_1b，用于响应于从计数器220a_1a输出的3个多路转接器控制信号，通过选择性输出同步时钟信号产生3个偶数输入/输出控制信号A1至A3。

图13是图12中所示的6个串联管线锁存器控制器220a_1之一的电路图。

在图13中，该3位计数器220_1a首先由一初始化信号复位，计数接收的同步时钟信号，随后输出第一至第三信号pout<0>至pout<2>。如果该初始化信号变化到一高电平，该NAND门ND1、ND2及NOR门NR1用作反相器，并与相应反相器I1、I2及I3一起形成锁存器。

当初始化信号已启动该3位计数器220_1a时，该3位计数器220_1a在对接收的同步时钟信号sync进行计数时，顺序向多路转接器2201b输出第一信号pout<0>至第三信号pout<2>。

响应于顺序接收的第一信号pout<0>至第三信号pout<2>，多路转接器220_1b顺序接通各传送门T1至T3，使该同步时钟信号sync作为偶数输入/输出控制信号A1至A3被输出。

图14是在图10中示出的一管线锁存器电路的一具体实施例的电路图，其使用2个反相器，每个形成寄存器及传送门，以形成路径电路。为便于理解，下面使用图10中使用的相同标号。

请参照图14，来自单元区域的偶数数据被锁存在输入寄存器70a_1中，随后响应于顺序接收的偶数输入/输出控制信号A1至A3被传送到串联管线锁存器70c_1a。随后，来自单元区域的下一偶数数据被锁存在输入寄存器70a_1中，并响应于另一组顺序接收的偶数输入/输出控制信号B1至B3被传送到另一串联管线锁存器70c_2a。与此相似，响应于另一组顺序接收的偶数输入/输出信号信号C1至C3，将下一偶数数据传送到串联管线锁存器70c_3a。

随后，连接寄存器70b_1将从串联管线锁存器70c_1a、70c_2a、70c_3a输出的数据传送到多路转接器80_1。奇数数据的传送路径与偶数数据相同，其说明在此省略。

该多路转接器80_1选择锁存在连接寄存器70b_1、70′b_1中的数据作为上升沿数据或下降沿数据，并响应于输出控制信号将其输出。

图15是示出在图10中所示出的管线锁存器电路的操作期间，偶数数据的输入及输出过程的波形图。由于示出用于奇数数据的管线锁存器电路的操作的波形图与偶数数据相同，所以将其省略。

在图15中，偶数输入/输出控制信号A1至A3是从串联管线锁存器控制器220a_1输出的，偶数输入/输出控制信号B1至B3是从串联管线锁存器控制器220a_2输出的，偶数输入/输出控制信号C1至C3是从串联管线锁存器控制器220a_3输出的。

在图15中，响应于在适当定时从管线锁存器电路控制器(200d)输出的9个偶数输入/输出控制信号A1至A3、B1至B3、C1至C3，从单元区域顺序接收偶数数据A、B、C并存储在串联管线锁存器70c_1a、70c_2a、70c_3a内的6个寄存器、连接寄存器70b_1及输入寄存器70a_1中。

根据从管线锁存器电路控制器200d输出的选择信号，选择存储在连接寄存器70b_1中的偶数数据作为上升沿数据或下降沿数据，并响应于输出控制信号，通过输出缓冲器将其输出到外部电路。

因此，由于当第一偶数数据A从第一输入寄存器70a_1传送到3个串联管线锁存器之一(如70c_1a)时，即使在该第一数据传送到下一级寄存器之前，该第一输入寄存器仍能接收来自单元区域的第二偶数数据B并能将其传送到另一串联管线锁存器(如70c_2a)，所以高速数据输入是可能的。换言之，高频率操作是可能的。

尽管本发明的技术概念已经结合优选具体实施例详细说明，但应该明白，该具体实施例只用于说明的目的，不能认为其用于限制本权利要求的范畴。对于本领域技术人员显然尽可对本发明进行各种修改、添加及变化而不会背离所附的权利要求中所定义的本发明的精神及范畴。

Claims (6)

1.一种管线锁存器电路，用于存储多个顺序接收的第一数据和第二数据，并且将所述第一数据和第二数据输出作为上升沿输出数据或下降沿输出数据，所述管线锁存器电路包括：

一第一输入寄存器，用于接收所述第一数据；

多个由多个串联的寄存器组成的第一串联管线锁存器，用于选择性存储来自第一输入寄存器的输出并将其选择性输出；

一第一连接寄存器，用于存储从所述多个第一串联管线锁存器输出的数据；

一第二输入寄存器，用于接收所述第二数据；

多个由多个串联的寄存器组成的第二串联管线锁存器，用于选择性存储来自所述第二输入寄存器的输出并将其选择性输出；

一第二连接寄存器，用于存储从所述多个第二串联管线锁存器输出的数据；

一多路转接器，用于选择存储在所述第一寄存器和第二寄存器中的数据，作为上升沿输出数据或下降沿输出数据，并将其输出；及

一管线锁存器电路控制器，用于控制所述多个第一和第二串联管线锁存器以及所述多路转接器。

2.如权利要求1所述的管线锁存器电路，其中，所述第一串联管线锁存器包括：

一第一路径电路，用于传递从所述第一输入寄存器输出的数据；

多个串联的寄存器，用于顺序传递从所述第一路径电路接收的数据；

多个在所述多个串联的寄存器之间提供的第二路径电路，用于将在前一级的寄存器中存储的数据传递到下一级的寄存器；及

一第三路径电路，用于将存储在所述多个串联的寄存器的最后级的寄存器中的数据传递到所述第一连接寄存器。

3.如权利要求2所述的管线锁存器电路，其中，所述管线锁存器电路控制器包括：

一控制信号发生器，用于当由数据输出启动信号启动时，传递接收的时钟信号，并输出多个在所述时钟信号的每个周期被顺序启动的初始化信号；及

多个串联管线锁存器控制器，用于当由所述多个初始化信号之一启动时，接收所述时钟信号，并顺序接通在所述多个第一串联管线锁存器处提供的第一路径电路至第三路径电路。

4.如权利要求3所述的管线锁存器电路，其中，所述串联管线锁存器控制器包括：

计数部件，用于当由选择的初始化信号启动时，计数所述时钟信号与所述串联管线锁存器处提供的第一、第二及第三路径电路的总数相同的次数；及

多路转接器，用于输出多个输入/输出控制信号，该多个输入/输出控制信号响应于计数的时钟信号，顺序接通在所述串联管线锁存器处提供的第一、第二及第三路径电路。

5.如权利要求4所述的管线锁存器电路，其中，所述第一及第二输入寄存器包括使用2个反相器的一反相锁存器。

6.如权利要求4所述的管线锁存器电路，其中，所述第一及第二连接寄存器包括使用2个反相器的一反相锁存器。

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