CN1508693A - 高速可编程不挥发性半导体存储装置 - Google Patents

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Abstract

读动作中，例如32个读出放大器统一读出32个数据。然后，读出的数据以每次4比特地输出。存储单元阵列以实际的数据输出频率的八分之一的低频动作。另一方面，写动作中，在每个循环逐个比特地从外部向半导体存储装置转送数据。因而通过在写存取路径中设置多个流水线的锁存器，也可以以高频进行写入动作。即在读出时，存储阵列以数据输出频率的八分之一的低频动作，在写入时，在每个时钟进行数据写入动作。从而，可以提供以高速的转送速度可编程的不挥发性半导体存储装置。尤其对MRAM等可进行高速数据写入的存储单元有效。

Description

高速可编程不挥发性半导体存储装置
技术领域
本发明涉及系统LSI上安装的数据转送接口，具体地说，涉及具有LSI间的超高速数据转送接口的半导体存储装置。
背景技术
例如，特开平5-342118号公报公开了提高信息传送效率的先有技术。
该先有技术的数据通信方法通过同步通信方式及非同步通信方式收发性质不同的信息。通过根据收发信息的性质来选择发送时的通信方式，以适合各信息的性质的方法进行信息的收发。另外，信息的发送和接收通过独立的路径进行，可以提高信息传送效率。
以前，在进行系统LSI中采用的数据转送的场合，传送数据信号的1个路径包含多根信号线时，必须使这些多根信号线中信号的相位一致。因而，可通过信号线间的阻抗的偏差进行调节的相位被限制，从而动作频率的上限被限定。另外，与高速数据转送接口连接的存储器采用不挥发性存储器的场合，采用EEPROM或快闪存储器的控制系统中，这些存储器的编程很花时间。从而，例如，从服务器通过网络下载信息并想读取下载的信息的场合，必须有专用的缓冲存储器，且网络的转送速度被显著限制。
发明内容
本发明的目的在于提供：即使是LSI间的高速数据转送也可以确保大的动作容限，以高速的转送速度可编程的不挥发性半导体存储装置。
概括地说，本发明是半导体存储装置，若令M为正数，N为小于M的正数时，该半导体存储装置包括：写入循环时间比读出循环时间短的存储单元群；读出电路，在以时钟信号的一个循环的M倍的期间表示的第1周期中，将输出数据从存储单元群反复连续读出；写入电路，在以时钟信号的一个循环的N倍的期间表示的第2周期中，将输入数据反复连续写入存储单元群。
根据本发明的其他方面，与时钟信号同步进行数据的连续读出及连续写入的半导体存储装置，包括写入时间比读出时间短的存储单元群。存储单元群包括行列状排列的多个存储单元。半导体存储装置还包括：读出电路，根据地址信号选择第1规定数的列，统一从第1规定数的列读出输出数据；写入电路，根据地址信号，在比读出电路的列选择循环短的循环中，选择比第1规定数小的第2规定数的列，向第2规定数的列写入输入数据。
本发明的主要优点为，由于可以以分别适合于存储单元的读出、写入特性的最佳循环时间进行读出、写入，因而，可以高速进行存储单元的读出和写入。
本发明的上述及其他目的、特征、方面及优点，通过参照图面可理解的本发明的以下详细说明可以变得清楚。
附图说明
图1是本发明的半导体存储装置8和与其连接的联结交换机4、信号处理机的概略构成图。
图2是表示图1中的数据解密部64的构成的电路图。
图3是半导体存储装置8中的各个存储体的说明图。
图4是存储体内的读控制部90的说明图。
图5是存储体内的写控制部86的说明图。
图6是表示本发明的半导体存储装置的存储单元的构成的电路图。
图7是表示存储单元的形状的平面图。
图8是表示存储单元的形状的截面图。
图9是表示读系统的更详细构成的存储阵列及其外围的电路图。
图10是表示写系统的详细阵列的构成的电路图。
图11是说明读时的动作的动作波形图。
图12是说明写时的动作的动作波形图。
具体实施方式
以下，参照图面详细说明本发明的实施例。另外，图中同一符号表示同一或相当部分。
图1是本发明的半导体存储装置8和与其连接的联结交换机4、信号处理机的概略构成图。
参照图1，半导体存储装置8包括：从时钟发生器(PLL：PhaseLocked Loop(锁相环))22接收基本时钟信号BCLK的PLL60；从联结交换机4接收转送的数据的输入缓冲器62；对输入缓冲器62提供的数据解密的数据解密部64；从信号处理机6接收转送的数据的输入缓冲器68；从输入缓冲器68接收数据并进行解密的数据解密部70；存储由数据解密部64、70解密的数据的存储宏处理器66。
半导体存储装置8还包括：接收从存储宏处理器66读出的数据的复用器/上转换部72；接收复用器/上转换部72的输出的数据发生部74；接收数据发生部74的输出并向信号处理机6输出的输出缓冲器76；接收复用器/上转换部72的输出的FIFO/下转换部78；接收FIFO/下转换部78的输出并向半导体存储装置8的外部输出的输出缓冲器79。
输入缓冲器62、68分别包括4系统的输入缓冲器。另外，数据解密部64、70也分别包括4系统的数据解密部。存储宏处理器66与4系统的数据解密部对应，包括4个存储体80～83。存储体80包括：存储单元成行列状配置的阵列88；进行用于从阵列88读出的读出控制的读控制部90；对阵列88进行写入控制的写控制部86。存储体81～83也具有与存储体80同样的构成，不重复其说明。
联结交换机4包括：PLL24，从时钟发生器22接收基本时钟BCLK；数据发生部26及输出缓冲器28，向信号处理机6输出数据；输入缓冲器32及数据解密部30，它们分别包含有从信号处理机6接收转送数据的4系统的输入缓冲器及4系统的数据解密部。
联结交换机4还包括：数据发生部34及输出缓冲器36，它们分别包括向半导体存储装置8输出数据的4系统的数据发生部及4系统的输出缓冲器。
信号处理机6包括：从时钟发生器22接收基本时钟信号BLCK的PLL38；从联结交换机4接收转送数据的输入缓冲器40；从输入缓冲器40接收数据并解密的数据解密部42；用于发生向联结交换机4转送的数据的数据发生部46；接收数据发生部的输出，并经由外部总线向联结交换机输出的输出缓冲器48；向半导体存储装置8输出数据的数据发生部50及输出缓冲器52；从半导体存储装置8接收数据的输入缓冲器54及数据解密部56。
信号处理机6、半导体存储装置8、联结交换机4中分别在数据的输出侧配置数据发生部，在数据的输入侧配置数据解密部。数据发生部将作为输出数据锁存的数据施加相对于时钟的相位调节并输出。数据解密部与内部时钟同步地获取并锁存输入的数据，以便在内部可以处理。
联结交换机4和存储信号的半导体存储装置8之间，进行从联结交换机4到半导体存储装置8的单方向的数据转送。相对地，联结交换机4和信号处理机6之间，进行双方向的数据转送。同样，信号处理机6和半导体存储装置8之间也进行双方向的数据转送。各数据发生部和各数据解密部之间，分别用单线的信号线连接。各数据发生部和各数据解密部之间，分别进行为达到同步的相位调节。
图1的系统中，由时钟发生器22供给统一时钟即基本时钟BCLK。时钟发生器22，例如通过PLL等，从低基准时钟产生比3GHz时钟低频的时钟BCLK。发生的基本时钟BCLK供给3个芯片，并在供给处再度由PLL进行相位调节，在内部发生3GHz的时钟信号。
最好从时钟发生器22到各芯片的配线阻抗尽可能一致。但是，实际上不可能完全一致，因而各芯片中的3GHz的时钟信号的相位有少量偏移。另外，这里所示一个路径中所包含的4根信号线的相互间也在各信号线阻抗中存在少量偏差。从而各信号线的传送信号间也相互产生相位差。
本发明中，不进行4根信号线中传送的信号的相位差的调节。相位差的调节始终在数据发生部和数据解密部的1对1的收发期间进行。进行该调节，使数据解密侧的信号接收容限达到最大。
即，各芯片中由PLL发生的3GHz的内部时钟为各芯片内的共同时钟。该时钟信号主要供给芯片内的数据发生部。数据发生部与该时钟同步地产生输出的连续数据。
但是，从对方接收数据的数据解密部不直接使用PLL发生的内部时钟。这是因为，输入4个数据解密部的数据的相位因信号线阻抗的少量偏差而异。由于时钟信号非常高速，因而该4根信号线中的数据的相位差可达到3GHz时钟的一个周期以上。
图2表示图1中的数据解密部64的构成的电路图。
另外，图1中的其他数据解密部的构成与数据解密部64相同，因而不重复说明。
参照图2，数据解密部64包括分别接收由4根信号线传送的信号DATA0～DATA3的数据解密部64.0～64.3。数据解密部64.0根据接收基本时钟BCLK的PLL60所发生的3GHz的内部时钟SCLK，进行数据的锁存。数据解密部64.0包括：接收信号DATA0的缓冲器102；使内部时钟信号SCLK延迟并输出延迟时钟DCLK0的延迟电路104；与延迟时钟DCLK0同步地接收缓冲器102的输出的锁存电路106；根据测试信号TEST，切换锁存电路106的输出的切换电路108。通常动作时，切换电路108将锁存电路106的输出向内部电路输出。另一方面，测试模式中，切换电路108将锁存电路106的输出作为信号LDATA0输出。
数据解密部64.0还包括：接收信号LDATA0并将结果依次移位的先入先出(FIFO)存储器110；检测FIFO存储器110中存储的数据的变化点的点检测部112；接收点检测部112的输出的编码器/中间检测部114；将编码器/中间检测部114的输出不挥发地保持的不挥发性锁存器116。
不挥发性锁存器116输出延迟地址DLADR。延迟电路104用延迟地址DLADR所对应的延迟量使内部时钟SCLK延迟，输出延迟时钟DCLKO。
数据解密部64.1包括：接收信号DATA1的缓冲器120；使内部时钟信号SCLK延迟并输出延迟时钟DCLK1的延迟电路118。数据解密部64.2包括：接收信号DATA2的缓冲器124；使内部时钟SCLK延迟并输出延迟时钟DCLK2的延迟电路122。数据解密部64.3包括：接收信号DATA3的缓冲器128；使内部时钟信号SCLK延迟并输出延迟时钟信号DCLK3的延迟电路126。
数据解密部64.1～64.3的其他部分的构成与数据解密部64.0相同，因而不重复说明。
接着，说明图2中的数据解密部的动作。首先，调节3GHz的基本时钟BCLK的时钟的相位，使得用数据解密部64.0容易接收输入数据。输入数据与时钟信号同步输出的场合，理论上，若根据与时钟信号的相位偏移180°的内部时钟信号进行数据的接收，则输入数据的容限达到最大。
但是，如上所述，各信号线的阻抗差导致传送来的数据信号的相位因信号线而异，因而，与基本时钟BCLK偏移相位180°的内部时钟不一定是最佳的。从而，首先，基本时钟BCLK在PLL60中作为内部时钟SCLK后，分配给各数据解密部64.0～64.3。分配的时钟与各个输入数据进行相位调节后，发生延迟时钟。从而，4个数据解密部中，分别配置相位调节用的延迟电路104、118、122、126。延迟电路104、118、122、126的延迟量可以个别独立确定。
本发明的半导体存储装置中，在电源接通时的系统激活时，例如，图1的数据发生部34从数据发生部50接收相位调节用的伪数据，同时，调节延迟电路104的延迟量，进行相位调节，使得数据接收容限达到最大。以下说明该相位调节的动作。延迟电路104通过改变延迟地址DLADR，可以逐渐改变延迟量。根据该延迟的延迟时钟发送来的伪数据由锁存器106接收。由锁存器106接收的高电平和低电平的接收结果在测试模式中向FIFO存储器110发送。
接收伪数据的数据解密部64.0在逐渐增大相位调节用的延迟电路104的延迟量的同时，采用延迟电路104输出的延迟时钟，反复将由锁存器106接收的伪数据的接收结果依次向FIFO转送。转送到FIFO的接收结果中，通过对连续的两个接收结果进行异或逻辑运算(exclusive OR)，检测其高电平和低电平的转换点，即检测接收数据的反相点。该检测在点检测部112中进行。
点检测部112检测到接收数据的反相再度发生的点后，编码器/中间检测部114检测第1点的延迟量和第2点的延迟量的中间点，并作为最大容限点。固定该点，作为数据解密部64.0中的数据接收相位。作为该最大容限点而抽出的延迟设定量所对应的延迟地址存储到不挥发性的锁存器116。
这样，发生4种接收用的延迟时钟DCLK0～DCLK3。即，各接收时钟供给存储器内部的各个存储体。各个存储体各自处理独立的一个数据，存储阵列存取时的控制电路也对各存储体独立动作。由于由存储体使独立的控制电路动作，因而可能因信号线的阻抗导致存储体间动作的时钟循环不同。但是，由于进行独立的相位调节，因而不必担心会对存储阵列的写入产生误动作。
这样，本发明中，半导体存储装置中的多个存储体具有独立的控制电路，具有可超越时钟循环而独立地动作的构成。从而，各信号线的阻抗不同的场合，可独立进行接收时钟的相位调节。结果，即使是时钟频率变得比相位调节的偏差更高的高频动作的场合，也可确保对各信号线的数据转送的接收容限的最大状态，可扩大高频动作时的容限。
图3说明半导体存储装置8中的各个存储体。
参照图3，存储体80包括：存储阵列208、308，它们分别配置了256根位线并行列状配置了存储单元MC。存储阵列208、308分别包括配置了参考存储单元的参考行210、310。
存储体80还包括用于字线及数位线的控制的行系电路，即：解码信号锁存器202、302、218、318；字线/数位线解码器204、304、216、316；数位线驱动锁存器206、306、214、314。
存储体80还包括：写驱动器212、312；从信号线8根中选择1根的选择器220、320；写驱动锁存器222、322；写驱动解码器224；包括32个读出放大器的读出放大锁存器226；转送锁存器228；数据缓冲器230；转送缓冲器232。
对于读系统，向256的位线配置了32个读出放大器。用读出放大器放大的数据向转送锁存器228转送，由转送缓冲器2 32输出。实际上，从图3所示存储阵列用转送缓冲器输出时，进一步进行选择，从1个存储体输出的读数据变成4个。
对于写系统，经由数据缓冲器230转送的写数据用写驱动解码器224解码，保持在写驱动锁存器222、322中，从而控制写驱动器212、312。这里，采用MRAM(Magnetic Random Access Memory)时，数据信号不是象DRAM(Dynamic Random Access Memory)一样直接写入存储单元。在MRAM中，用数据的极性控制写驱动器，使流过位线的电流的流向变化，根据数据使存储单元的磁性体磁化。从而，根据数据控制写驱动器212、312的导通/截止。
图3中，2个存储阵列分别配置了参考存储单元。若读取一个存储阵列，则另一个存储阵列中配置的参考存储单元被选择。参考存储单元的存储单元电流作为参考电流向读出放大锁存器226转送。在读出放大器部比较存取存储单元的电流量和参考存储单元的电流量，进行存取存储单元的存储数据的解密。
图4是存储体内的读控制部90的说明图。
参照图4，从图1的联结交换机4经由联结交换机4的输出部分配置的去复用器，向数据解密部64发送数据。另外，从信号处理机6向数据解密部70发送数据。这些数据以调节了延迟量的时钟在各信号线被接收。数据与指令、地址、写入数据通过相同配线传送。路径选择部350根据路径控制信号RCONT1进行路径选择，以确定将数据解密部64、70中哪一个的数据作为对象。通过指令锁存器/解码器352、地址锁存器/解码器354、数据锁存器/解码器358，对连续发送来的数据列进行解密。
对于地址，起始地址锁存在地址锁存器/解码器354。起始地址的后续的连续地址，以起始地址为基础，由内部地址发生电路356通过加一处理产生。该地址转送到字线地址锁存器362，被字线解码器/缓冲器364使用，用于阵列的读出动作。另外，由于读出时不输入写入数据，因而数据锁存器/解码器358的输出被忽略。
用指令锁存器/解码器352检测的指令，保持在指令锁存器360中直到指令结束。输入的地址由地址锁存器/解码器354解码后，作为字线地址被识别，由字线地址锁存器362保持。保持的地址在字线解码器/缓冲器364中用于字线解码，根据解码结果激活字线。另外，同时输入的地址的一部分作为用以连接位线和读出放大器的选择地址，保持在选择器地址锁存器/选择器控制部366中，用于控制选择器。
随着字线的激活，存储单元被选择，流过存储单元的电流被读出放大器电路371读出。该电流由读出放大锁存器372放大，用读出放大锁存器输出电路374进行解密，解密的数据发送到转送锁存器376。然后，在转送缓冲器378中，用复用器对每个存储体选择1个数据，向未图示的数据发生部转送。
以多次时钟循环作为一个循环，进行字线激活。从而，可进行稳定的读动作。而且，在读动作中，通过并行地同时从存储阵列读出多个数据，可以防止数据的读处理量的低下。这里，在向动作频率较低的外围设备输出数据的场合，读出数据串行转送到图1的FIFO/下转换部78，从输出缓冲器79向外围设备输出数据。
图5是存储体内的写控制部86的说明图。
参照图5，数据解密部64接收来自联结交换机的数据，数据解密部70接收来自信号处理机(CPU)的数据。路径选择部450根据路径选择信号RCONT2进行路径选择，以确定将数据解密部64、70的哪一个的数据作为对象。连续发送来的数据由指令锁存器/解码器452、地址锁存器/解码器454及数据锁存器/解码器458解密。对于地址，起始地址锁存在地址锁存器/解码器454中。起始地址后的连续地址，以起始地址为基础，由内部地址发生电路456通过加一处理产生。产生的地址依次用于阵列的写入动作中。
用指令锁存器/解码器452检测的指令，保持在指令锁存器460中直到指令结束。输入的地址用地址锁存器/解码器454解码后，作为数位线地址识别，用数位线地址锁存器462保持。数位线地址锁存器462中保持的地址，用于由数位线解码器464对数位线进行的解码。解码结果保持在数位线解码锁存器465中，根据数位线解码锁存器465的输出，数位线缓冲器469激活数位线。
另外，同时输入的地址的一部分作为选择地址，保持在选择器地址锁存器466中，用于向期望的写驱动器的控制转送写数据中的一个数据。保持的选择地址在选择器控制部467中用于控制选择器。
输入的数据为了控制位线驱动器的电流的流向，锁存在写驱动解码锁存器470中。写驱动解码锁存器470的输出变换成确定写驱动解码器/选择器472中电流的流向的控制信号。该控制信号由写驱动锁存器474保持，控制写驱动器476。
写系统为了采用比读系统高的动作频率向存储单元进行连续写入，用多个锁存器分离信号路径，使锁存器和锁存器间的数据转送延迟变小。具体地说，数位线的地址锁存器462采用数位线解码锁存器465进行数位线的驱动。
图6是表示本发明的半导体存储装置的存储单元的构成的电路图。
参照图6，存储单元包括：一端与位线BL连接的隧道磁阻元件TMR；设置于隧道磁阻元件TMR的另一端和源线SL之间、其栅极与字线WL连接的存取晶体管ATR。靠近隧道磁阻元件TMR，与字线WL平行地设置在数据写入时用于选择存储单元而被激活的数位线DL。
图7是表示存储单元的形状的平面图。
图8是表示存储单元的形状的截面图。
参照图7、图8，半导体基板490的主表面上形成n型杂质区域491、492，n型杂质区域491、492间的区域的上部形成字线WL。n型杂质区域491、492成为源极/漏极，字线WL成为栅极电极，从而形成存取晶体管ATR。
在n型杂质区域491的上部，由第1层的金属配线层形成源线SL，该源线SL和n型杂质区域491用接触孔内形成的插销493连接。
在n型杂质区域492的上部，由第1层的金属配线层形成导电层495，该导电层495和n型杂质区域492用接触孔内形成的插销494连接。
由第2层的金属配线层形成数位线DL和导电层497。导电层497由接触孔内形成的插销496与导电层495连接。在数位线DL及导电层497的上部，形成与接触孔连接的跨接带即导电层SVIA，该导电层SVIA通过接触孔内形成的插销498与导电层497连接。在导电层SVIA的上部，在最靠近数位线DL的部分形成隧道磁阻元件TMR，并形成连接到位线的跨接带即导电层SBL，导电层SBL和导电层SVIA一起将隧道磁阻元件TMR夹于其间。在导电层SBL上，由第3金属配线层形成位线BL。
隧道磁阻元件TMR包括(未图示)：具有固定的一定的磁化方向的强磁性体层；由绝缘膜形成的隧道势垒；根据外部的施加磁场而磁化方向的强磁性体层(自由磁化层)。
图9是表示关于读系统的更详细构成的存储阵列及其外围的电路图。
参照图9，字线解码器204、字线驱动器526、528及数位线驱动器522、524配置在存储阵列208的一侧。字线解码器216、数位线驱动器512、514及字线驱动器516、518配置在存储阵列208的另一侧。
字线WL1～WL4及数位线DL1～DL4由字线解码器216、204交互控制。通过激活读标记READ，地址锁存到锁存器202、218。锁存的地址传送到用于选择字线的字线解码器204、216。
对于参考存储单元，在各存储体的两个存储阵列中的被选择存储阵列和相反侧的存储阵列中，信号RefR被激活。从而，参考字线用的字线驱动器528被激活。该时刻中，与字线交差的256根位线BL1～BL256所连接的256个存储单元全部被选择。
存储单元MC1～MC4与位线BL1连接，存储单元MC5～MC8与位线BL2连接。在位线BL1、BL2的两侧配置写驱动器212a和写驱动器212b。写驱动器212a包括写驱动器502、504。写驱动器212b包括写驱动器506、508。各写驱动器在读时电源成为截止状态。在写时电源被激活。写驱动器502、504的输出分别与位线BL1、BL2连接。写驱动器502、504中，写入数据“1”时，从电源向位线流过电流。另一方面，向存储单元写入数据“0”时，写驱动器502、504中，从位线向接地电位流过电流。
反之，写驱动器506、508中，存储单元中写入“0”时，从电源向位线流过电流。另一方面，存储单元中写入“1”时，写驱动器506、508中，从位线向接地电位流过电流。
从而，位线BL1中，存储单元写入“0”时，从写驱动器506向写驱动器502流过电流，写入“1”时，从写驱动器502向写驱动器506流过电流。
位线BL1～BL256和读出放大锁存器226之间通过选择器220来选择连接。由于单个的读出放大器在读出放大锁存器226中配置了32个，选择器220的选择成为1/8。选择器的控制中采用由锁存器500保持的读标记READ和输入地址的一部分。在字线被激活时，不与读出放大器连接的位线经由存储单元与源线SL的电位连接。此时，存储单元MC1～MC8中，字线被激活的存储单元起电阻性元件的机能。此时，存储单元保持的数据未被破坏。
用32个读出放大器放大的数据在读出放大锁存器226中保持。从读出放大锁存器226向转送锁存器228一对一地转送。即转送锁存器228包括32个独立的锁存器。这是为了通过向转送锁存器228转送数据而使读出放大锁存器226自由，以便对后续从新存储单元读出的数据进行放大。从该新存储单元进行的数据读出发生在，例如，通过控制选择器220使与同一字线的非选择位连接的存储单元成为选择状态的场合，或者，激活不同字线以重新存取存储单元的场合。转送锁存器228的数据由转送缓冲器232输出，并在其中还进行1/8的选择，实际上输出的数据成为4比特。
如上所述，本发明的读出时的特征为：通过选择信号有选择地将阵列中的位线总数的1/N与读出放大器连接，并行读取多个数据。从而，在存取时间长的读循环中，通过并行读取多个数据，可具有维持数据的处理量的效果。
图10是表示写系统的详细阵列的构成的电路图。
参照图10，数位线解码器204、字线驱动器526、528及数位线解码锁存器521、数位线驱动器522、524配置在阵列的一侧。数位线解码器216、数位线解码锁存器511、513、数位线驱动器512、514及字线驱动器516、518配置在存储阵列208的另一侧。数位线解码器204、216交互进行数位线DL1～DL3的控制和字线WL1～WL3的控制。
通过写标记WRITE的激活，地址被锁存器202、218锁存，锁存的地址传送到用于选择数位线的数位线解码器204、216。由数位线解码器解码的地址再度保持到数位线驱动器的前级的数位线解码锁存器511、513、521中。
对于独立动作的存储体，写入时输入的数据在一个循环中逐位地从数据缓冲器230转送到写驱动解码锁存器224a。向写驱动解码器224b转送写入数据时，响应写标记WRITE的激活，根据锁存器501中锁存的输入地址的一部分，选择阵列中被激活的位线群的位置。
为了说明以8根位线为1群，以群为单位进行选择，这里提出了位线群的概念。作为位线群而选择的8根位线中，最终只通过选择器220选择一根激活的位线，向位线之前的写驱动锁存器222转送数据。
激活的写驱动锁存器222控制写驱动器212a、212b流通位线电流。由于写驱动器212a、212b配置在位线的两端，写驱动锁存器222的信息传送到两端的驱动器。
具体地说，写驱动锁存器222.1的输出提供给写驱动器502和写驱动器506。同样，写驱动锁存器222.2的输出提供给写驱动器504和写驱动器508。
接着，对于存储单元，简单说明可以令写循环比读循环短的理由。
读循环中，地址若确定，则首先进行字线的激活。该字线激活需要一定的时间。然后，存储单元的数据向位线转送。存储单元的单元电流小至毫安级。因而，经由位线驱动读出放大器首先要花时间。
若存储单元的电流达到读出放大器的电流，则读出动作开始，由于单元电流小，因而读出放大器的读出时间需要花费一定程度。读出放大器中放大的数据被锁存，锁存的数据被输出，总的需要时间变得比写时间多。
相对地，在写动作中，通过读取地址的组合而激活字线后，通过保持字线的激活状态，根据输入的数据，可以只向目标存储单元的位线依次流过电流。然后，由于对存储单元的写入结束，因而字线被激活后，可以以最小循环进行连续写入。从而，写入动作可以比读出动作高速。
本发明中，读控制部根据地址信号选择第1规定数的列，统一从第1规定数的列读出输出数据。相对地，写控制部根据地址信号，在比读控制部的列选择循环短的循环中选择比第1规定数少的第2规定数的列，向第2规定数的列写入输入数据。
最好，对多根位线中的第3规定数的每根位线，读控制部统一选择第1规定数。相对地，对多根位线中比第3规定数大的第4规定数的每根位线，写控制部统一选择第2规定数。
本发明的写系统电路的特征为：与读系统相比，在地址或数据的传送路径中插入多个锁存器，进行多级的流水线处理。通过多级的流水线处理，可具有能够进行高频动作的效果。
图11是说明读时的动作的动作波形图。
参照图4、图9、图11，根据传送输入数据的信号线的阻抗，对基本时钟BCLK进行相位调节，产生延迟时钟DCLK0～DCLK3。根据延迟时钟DCLK0～DCLK3接收信号DATA0～DATA3。
信号DATA0～DATA3称为，例如信道信号。信道信号处理1根传送线上传送的数据。该信道信号中包括的写入数据、地址、指令等使这些存储器动作所必要的信息全部串行传送。从而本发明中采用的半导体存储装置中，不存在表示串行输入的输入数据为有效的任何触发信号(例如同步DRAM中的芯片使能信号CE)。
取而代之，读取被称为报头的信道信号的H电平和L电平的一定的组合，作为触发信号。为了使图简单，图11中只设置了2个时钟作为用于报头的期间，实际上，用较多的时钟循环输入报头。
各个信号DATA0～DATA3中，通过输入重复了2个时钟的H电平和L电平的反复波形的报头，由接收侧的装置检测出数据转送的开始(时刻t1～t3)。
报头之后连续输入指令和地址。作为指令，连续输入3比特的数据。
接收侧若可通过报头在内部发生触发信号，则接着就读取指令。在时刻t3～t6中，3个时钟周期的信道信号的H和L的组合被输入指令锁存器352锁存。锁存的数据被解密，输入的指令判定为读指令。解密的指令在指令锁存器360中保持。该保持结果成为READ标记(t3～t6)。
指令之后发送来地址。该地址被发送到解码电路。由于地址的数目确定，因而通过不断地输入地址进行连续的读出动作。图11中，对于一个循环的字线激活，只显示了4比特，但是实际上，输入了与地址对应的必要的比特数的数据。输入的地址依次被输入地址锁存器354接收，一部分作为字线地址保持在字线地址锁存器。根据字线地址锁存器中保持的地址激活字线。
与此同时，进行位线的选择的选择信号也被激活，从存储单元读出的数据传送到位线。读出放大器放大该数据需要3个时钟。在读出放大锁存器放大并保持的读出数据在下一个循环中转送保持到转送锁存器。在3个时钟的循环中，字线暂时被去激活并复位(时刻t10～t14)。
接着在第4时钟将数据转送到转送锁存器，之后，再次进行字线的激活，对下一个地址执行位线的选择。用于此时的不同位线的选择及读出放大器和位线的连接的地址，采用通过基于起始地址的加一处理而由内部地址发生电路356发生的地址。时刻t17中，通过字线的去激活可结束读指令。
来自转送锁存器的输出数据可以在时刻t14～t18的输出期间的任意点被外部宏处理器？获取。另外，可以以更高速的数据速率进行数据变换并发送。
如上所述，对于读操作，字线的激活循环为4个时钟循环。从而存储单元阵列中，内部动作执行4个循环单位的流水线处理。因而该循环也成为比写循环长的循环时间。
图12是说明写时的动作的动作波形图。参照图5、图10、图12，相对于基本时钟BCLK，执行传送输入数据的信号线的阻抗所对应的相位调节，产生延迟时钟DCLK0～DCLK3。根据延迟时钟DCLK0～DCLK3，输入的信号DATA0～DATA3被分别接收。
首先，通过设置一定的报头期间(时刻t1～t3)来检测数据转送的开始。表示报头期间的波形为H电平/L电平重复的连续波形的2个时钟的量。
在数据转送开始的报头期间之后，连续输入指令及地址。作为指令，在时刻t2～t6中连续输入3个比特的数据。该3个比特在输入指令锁存器/解码器452中锁存并解密。解密的结果被识别为写入指令，保持在写指令锁存器460中。其成为写标记WRITE(时刻t3～t6)。
接着连续输入地址信号。这里，图12中只显示了4比特，但是实际上输入了必要的比特数。该地址依次被输入地址锁存器454接收，一部分用作数位线地址。该数位线地址保持到数位线地址锁存器462中。
根据数位线地址锁存器462保持的地址激活数位线。激活的数位线保持到一系列数据的编程结束为止。与数位线的激活同时，进行位线的选择的选择信号也被激活。随着写入数据连续输入，选择信号也保持在写驱动器的激活用的写驱动锁存器222。根据写驱动锁存器222的保持结果，确定与存储单元连接的位线的电流的流向。作为选择地址，采用通过基于输入的起始地址的加一处理而由内部地址发生电路456发生的地址。
如图12所示，写动作中，通过信道信号，依次从解密部发送来数据。因而，难以统一向存储阵列并行写入多个比特的数据。相对地，图11所示读动作中，统一从存储阵列并行读出数据。例如，通过用32个读出放大器同时读出32个数据，随后即使是每4比特地输出读出的数据，从下一个存储阵列进行的读出动作也不需要8个循环。即，存储单元阵列的动作可以以实际的数据输出频率的八分之一的低频进行动作。
相对地，写入动作中，每循环数据逐比特地从外部向半导体存储装置转送。因而本发明中采用的半导体存储装置，通过在写存取路径中设置大量流水线的锁存器，即使是高频也可以进行写入动作。即，读出时存储阵列以低频的循环(8个实际的时钟周期)进行动作，而写入时在每个时钟进行写入数据的动作。
如上所述，本发明中，在多个时钟期间中连续维持数位线的激活状态。其间，仅仅通过位线驱动器的激活切换，可以对数据依次编程，实现动作的高速化。尤其对MRAM等可进行高速数据写入的存储单元有效。
虽然详细说明了本发明，但是该说明只是用于示例而不是限定，应当理解发明的精神和范围仅仅由权利要求的范围限定。

Claims (5)

1.一种半导体存储装置，令M为正数，N为小于M的正数时，该半导体存储装置包括：
写入循环时间比读出循环时间短的存储单元群；
读出电路，在以时钟信号的一个循环的M倍的期间表示的第1周期中，将输出数据从上述存储单元群反复连续读出；
写入电路，在以上述时钟信号的一个循环的N倍的期间表示的第2周期中，将输入数据反复连续写入上述存储单元群。
2.如权利要求1所述的半导体存储装置，其特征在于：
上述存储单元群包含行列状配置的多个存储单元；
上述写入电路，通过分成多个阶段的流水线处理，暂时保持连续输入的上述输入数据，根据地址信号进行列选择，对选择列进行写入动作；
上述半导体存储装置还包括行选择电路，该电路在连续的上述写入动作中，维持用以表示写入时的规定行的选择的规定行选择信号的激活。
3.如权利要求2所述的半导体存储装置，其特征在于：
上述写入电路包括：
保持上述输入数据的第1锁存电路；
根据上述地址信号进行第1阶段的列选择动作的第1选择电路；
根据上述地址信号进一步选择上述第1选择电路所选择的多个列内的一部分的第2选择电路；
与上述多个存储单元的列分别对应设置的多个第2锁存电路，
上述多个第2锁存电路根据上述第2选择电路的选择保持上述输入数据。
4.一种半导体存储装置，与时钟信号同步进行数据的连续读出及连续写入，它包括写入时间比读出时间短的存储单元群；
上述存储单元群包括行列状排列的多个存储单元；
上述半导体存储装置还包括：
读出电路，根据地址信号选择第1规定数的列，统一从上述第1规定数的列读出输出数据；
写入电路，根据上述地址信号，在比上述读出电路的列选择循环短的循环中，选择比上述第1规定数小的第2规定数的列，向上述第2规定数的列写入输入数据。
5.如权利要求4所述的半导体存储装置，其特征在于：
上述半导体存储装置还包括与上述多个存储单元的列对应设置的多个位线；
上述读出电路，对上述多个位线中的第3规定数的每根位线，统一选择上述第1规定数，
上述写入电路，对上述多个位线中比上述第3规定数大的第4规定数的每根位线，统一选择上述第2规定数。
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