CN1917088A - 闪存阵列系统及程序化电流稳定方法 - Google Patents

闪存阵列系统及程序化电流稳定方法 Download PDF

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CN1917088A CNA2006101155058A CN200610115505A CN1917088A CN 1917088 A CN1917088 A CN 1917088A CN A2006101155058 A CNA2006101155058 A CN A2006101155058A CN 200610115505 A CN200610115505 A CN 200610115505A CN 1917088 A CN1917088 A CN 1917088A
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Abstract

一种抑制存储器阵列装置中的编程干扰的系统以及方法。该系统包括位线译码器以及偏压电阻模块。位线译码器耦接至存储器阵列的每一位线，用于提供预设电流转向路径。偏压电阻模块设置于闪存阵列的位线，且具有预设提供电压所提供的拉升电流。在编程连接至该位线的快闪存储单元时，此拉升电流会被转向，而由于该拉升电流被转向，使得得以稳定快闪存储单元的程序化电流。本发明通过使用位线译码器将拉升电流转向，可减少程序化电流的变异，因此得以较精准的控制程序化电流，以达到较佳的产率，并且该种位线拉升机制也可用于位线提升。

Description

闪存阵列系统及程序化电流稳定方法
技术领域
本发明关于集成电路(IC)设计；尤指一种系统，适用于抑制对存储器装置编程时可能产生的程序化电流干扰(programming current disturbance)。
背景技术
近年来，由于闪存(flash memory)具有简单以及快速永久储存数据于如计算机、数字相机以及其它可携式装置中的特性，所以成为只读式存储器(read-only memory，ROM)中最受欢迎的其中一种。与其它使用中的储存方法相比，如硬盘(hard drives)以及随机存取存储器(random-access memory，RAM)等，闪存具有两者的优点。且闪存为固体(solid)装置，亦即其内无任何会移动的组件，这使得闪存可以提供使用者一种较快速且较可靠的储存方式，尤其是在使得可移动组件产生机械误差的环境中，此种优点更为显著。闪存同时也是非易失性的(non-volatile)，亦即不需供电即可维持已编程过的状态。这使得使用者得以将数据永久写入存储器单元(memory cell)中，而这是随机存取存储器所缺少的优点。
在快闪阵列(flash array)设计中，一组存储单元会具有一共源极。而在编程具有堆叠栅极设计的闪存阵列时，会通过选择对应位线(bit-line)以及对应字线(word-line)以决定要编程的存储单元。接着分别提供程序化电压以及选择电压至共同源极线以及字线，以将所需的存储单元编程至所需状态。然而，没有选择到的存储单元应该维持原来的状态而不应受到写入的干扰，但是在实践中却发现其常因编程过程而产生干扰。在编程选择的存储单元时，此选择的存储单元的源极具有高电压，因而与相邻存储单元产生大压差。此大压差可能会在其它未选择的存储单元中引起穿通(punch through)干扰。若是同样连接到选择到的位线的相邻存储单元的阈值电压低于欲编程的选择到的存储单元的阈值电压时，穿通干扰会变的更严重，亦即可能会有热电子(hotelectrons)自未选择到的字线编程已擦除(erased)的存储单元。同样地，当选择到的存储单元的阈值电压高于耦接至同一字线的相邻存储单元的阈值电压时，可能会存在有热电子自相邻未选择的位线对已抹除的存储单元(即program-FF disturbance)编程。随着存储单元尺寸变小以及闪存操作电压降低的趋势，具有低操作电压VDD的闪存存在着严重的编程或写入干扰。
用来解决此问题的传统方法为提供固定拉升(pull-up)电流以提高未选择到的位线电压，以降低对未选择到的存储单元的干扰。然而，此种拉升位线电压的电流方法会产生与拉低(pull-down)电流及拉升电流差值相等的程序化电流，因此可能导致无法控制程序化电压变异。程序化电压变异可能会使得产率降低。
因此，需要一种电路设计，提供拉升电流至未选择位线以降低编程时所产生的干扰，并且避免造成严重的程序化电流变异。
发明内容
本发明提供一种抑制编程干扰的方法，且不会引起程序化电流变异。
在一实施例中，系统包括位线译码器以及偏压电阻模块。位线译码器耦接至存储器阵列的每一位线，用于提供预设电流转向路径。偏压电阻模块设置于闪存阵列的位线，且具有预设提供电压所提供的拉升电流，在对连接至此位线的快闪存储单元编程时，此拉升电流会被转向。因此，得以稳定快闪存储单元的程序化电流。
根据所述的闪存阵列系统，该位线译码器还包括至少一电流路径，用以将该拉升电流自该位线导出。
根据所述的闪存阵列系统，该电流路径包括至少一个串联的NMOS晶体管以及至少一个串联的PMOS晶体管，用于将该拉升电流导至接地电压电平。
根据所述的闪存阵列系统，选择性地控制所述NMOS晶体管以及PMOS晶体管的栅极，以导通或关闭对应的晶体管。
根据所述的闪存阵列系统，所述每一晶体管具有不同的实体尺寸。
根据所述的闪存阵列系统，该偏压电阻模块包括一对串联的PMOS晶体管，所述PMOS晶体管与该位线译码器耦接，以自该对PMOS晶体管间的中间点将该拉升电流导出。
根据所述的闪存阵列系统，该偏压电阻模块的所述PMOS晶体管的栅极耦接至预定偏压电压，以提供该拉升电流。
根据所述的闪存阵列系统，还包括电流源，耦接于该偏压电阻模块以及接地电压之间。
本发明还提供一种存储器阵列系统，包括：
闪存阵列的至少一快闪存储单元，连接至位线，且具有流入该位线的程序化电流；
位线译码器，用以最小化该位线的拉升电流对该程序化电流的影响；
缓冲器模块，与该位线耦接，且耦接于预设端点以及地之间，其中该程序化电流自该预设端点流入至该位线以及地；
其中，当对该快闪存储单元编程时，该位线译码器会被导通以将该拉升电流转向，而没有对该快闪存储单元编程时，则将该位线译码器关闭以将该预设端点的电压拉至正提供电压电平，以避免对该快闪存储单元编程。
根据所述的存储器阵列系统，还包括：
偏压电阻模块，设置于该位线，其中该位线具有预定供应电压所提供的拉升电流，且当对该快闪存储单元编程时，该位线译码器将该拉升电流转向，其中该偏压电阻模块包括至少一对PMOS晶体管，且该位线译码器耦接至该对PMOS晶体管间的中间点。
根据所述的存储器阵列系统，该位线译码器还包括至少一电流转向路径，用以将该拉升电流自该位线导出；
其中，该电流转向路径还包括至少一个串联的NMOS晶体管以及至少一个串联的PMOS晶体管，用于将该拉升电流导至接地电压电平。
根据所述的存储器阵列系统，选择性地控制所述NMOS晶体管以及PMOS晶体管的栅极，以导通或关闭对应的晶体管。
本发明还提供一种程序化电流稳定方法，用于稳定存储器阵列的程序化电流，该方法包括：
通过供应电压源提供拉升电流至该存储器阵列的位线；
选择欲编程的该存储器阵列的至少一存储单元；
经由预设端点，提供程序化电流至该至少一存储单元；以及
将该拉升电流自该位线转向；
其中，被转向的该拉升电流不会影响该存储器阵列的该存储单元的该程序化电流。
根据所述的程序化电流稳定方法，其中，将该拉升电流转向还包括：
在耦接至该位线的位线译码器上提供至少一个预定电流转向路径；
其中，该位线具有偏压电阻模块设置于其上，该偏压电阻模块包括至少一对串联的晶体管，且该位线译码器耦接至该对晶体管间的中间点。
根据所述的程序化电流稳定方法，将该对晶体管间的该中间点的电压拉至接地电压电平。
根据所述的程序化电流稳定方法，该电流转向路径由至少一个晶体管所组成，且选择性地控制该至少一晶体管的栅极以导通或关闭一对应晶体管，以提供该电流转向路径。
根据所述的程序化电流稳定方法，还包括当不对该存储单元编程时，维持该拉升电流而不予以转向。
根据所述的程序化电流稳定方法，其中，当不对该存储单元编程时，将该预设端点的电压拉至正供应电压电平。
在本发明的实施例中，通过使用位线译码器，可使得程序化电流不受拉升电流的影响，因此程序化电流会与耦接于电极偏压电阻模块间的电流源或者是缓冲器模块的缓冲电流相等。通过使用位线译码器将拉升电流转向，可减少程序化电流的变异，因此得以较精准的控制程序化电流，以达到较佳的产率，并且该种位线拉升机制也可用于位线提升(boost)。当没有要对任何存储单元编程时，可通过提供适当电压至控制信号以将位线译码器关闭。因此，此时无电流转向路径，提升电流也会沿着位线通过。提升电流会将耦接端点的电压拉至如供应电压，由于PMOS晶体管导通，所以在字线及位线的接面存在高电压电平，使得有效的避免对存储单元编程。若位线存在着漏电流，则提升电流可以继续补偿此漏电流以避免存储单元被编程。
附图说明
图1为传统闪存的示意图。
图2为传统位线拉升电路的示意图。
图3为根据本发明实施例的具有位线译码器的电路的示意图。
其中，附图标记说明如下：
100～闪存阵列
102、104～位线
106、108、110、112～存储单元
114～字线
118～选择线
200～位线拉升机制
202～存储单元
204～字线
206～位线
208～选择线
300～闪存阵列
302～位线译码器
304～存储单元
306、308～PMOS晶体管
310～位线
312～耦接端点
314～字线
316～选择线
318、320、322、324～NMOS晶体管
326、328、330～PMOS晶体管
332、334、336、338～控制信号
340～缓冲器模块
具体实施方式
图1是传统闪存阵列100的部分示意图，其中位线102及104提供选择多个相邻快闪存储单元所需的行地址(column address)。每一快闪存储单元包括至少一晶体管。快闪存储单元106及108耦接至位线102，而快闪存储单元110及112则耦接至位线104。字线114耦接至快闪存储单元106及110，字线116则耦接至快闪存储单元108及112，以提供用以选择快闪存储单元所需的列地址(row address)。选择线118连接至快闪存储单元106、108、110以及112以提供编程时所需的程序化电压。
当要将快闪存储单元106编程至预定状态时，提供程序化电压至选择线118，且提供电压至位线102及字线114以定位选择快闪存储单元106。在优选实施例中，选择线118的电压电平为10V。然而在编程快闪存储单元106时，可能会对未选择到的相邻快闪存储单元108、110以及112产生干扰，这些快闪存储单元原本应该维持原来的状态而不应受到编程的影响。例如，当提供程序化电压至选择线118且提供至字线114的电压高于快闪存储单元106的晶体管阈值电压(Vt)时，快闪存储单元110可能会产生干扰，因为字线114也会提供电压至快闪存储单元110中的晶体管的栅极，且选择线118会提供程序化电压至快闪存储单元110。由于连接至选择线118，因此快闪存储单元110中的晶体管的源极具有高程序电压，例如10V。快闪存储单元110的漏极电压大约为VDD或者是VDD-Vt。因此，快闪存储单元110的源漏极间电压大约为10-VDD或者是(10-VDD+Vt)。此电压差可能会在快闪存储单元110中产生干扰，即program-FF干扰。在对快闪存储单元106编程时，由于快闪存储单元106及108间的近距离而使得穿通干扰也可能在快闪存储单元108中产生。此外，在对快闪存储单元106编程时，在快闪存储单元112中也可能发生反隧穿效应(reverse tunneling)，而在表面下产生流经硅隧道(silicon tunnel)的电流。
随着快闪存储单元尺寸变小以及闪存操作电压VDD降低的趋势，快闪存储单元存在着严重的编程或写入干扰。为避免产生如穿通干扰等扰动，必需增加某些输入的电压，如选择的字线以及未选择的位线。例如，通过提高未选择的位线的电压，可能可以增加快闪存储单元110以及112的容忍限度(margin)，因而使得在对快闪存储单元106编程时所产生的干扰变少。以电路100为例，降低或者是消除未选择快闪存储单元108、110以及112中的干扰的方法为在增加选择的字线114的电压至大约1.8V前，增加选择的位线102的电压至大约0.8V，接着增加未选择位线104的电压至大约2.5V。通过增加这些电压以减少在未选择的快闪存储单元中产生的干扰。
图2是传统位线拉升机制200的示意图，其中位线拉升机制200在编程选择的快闪存储单元时，用于消减在未选择的快闪存储单元中产生的干扰。快闪存储单元通常设置为阵列组态。可通过字线信号选择列地址以及位线信号选择行地址以选择特定快闪存储单元。在位线拉升机制200中，快闪存储单元202耦接至字线204、位线206以及选择线(即一般所知的源极线)208。
在编程快闪存储单元202时，施加程序化电压至选择线208，且施加电压至字线204。位线206电压会拉升至VDD，使得产生编程快闪存储单元202时所需的程序化电流Iprog。在传统的位线拉升电路中，程序化电流由数据输入缓冲电流Ibuf以及偏压电流Ibias的差值所决定。然而，程序化电流可能会因此具有极大的变异。
图3是根据本发明实施例的具有位线译码器302的电路300的示意图，用于在编程快闪存储单元304时，降低其产生的干扰。在位线310上设置有如串联的PMOS晶体管306及308的偏压电阻(biased resistance)模块。通过偏压电压VB，PMOS晶体管306及308会轻微导通以作为偏压电阻。PMOS晶体管306耦接至电力线VDD，且具有拉升电流Ipu流经于此。PMOS晶体管306及308还经由耦接端点312耦接至位线译码器302。因为位线译码器302以及偏压电阻模块控制拉升电流，并且使用电流转向机制以维持已调程序化电流，因此此两者为电流调整拉升模块。
以位线310为例，位线译码器302不但消减编程快闪存储单元304时，于相邻快闪存储单元中所引起的干扰，并且使得可以更佳地控制程序化电流Iprog。快闪存储单元304连接至字线314、位线310以及选择线316。字线314以及位线310会根据一阵列地址导通快闪存储单元304，而选择线316则会提供编程时所需的程序化电压。当如图标，选中快闪存储单元时，拉升电流Ipu自耦接端点312流至位线译码器302。此时，耦接端点312会拉至接地电压VSS。因此拉升电流Ipu不会影响程序化电流Iprog。
在此实施例中，位线译码器302包括四个NMOS晶体管318、320、322以及324，以及三个PMOS晶体管326、328以及330。串联的NOMOS晶体管可视为电流导出路径以用于提供反向补偿电流，而每PMOS晶体管则可视为电流提供路径，用于提供额外的电流。NMOS晶体管318、320、322以及324的栅极分别接收控制信号332、334、336以及338。PMOS晶体管326、328以及330的栅极分别接收控制信号334、336以及338。而PMOS晶体管326、328以及330的源极则耦接至供应电压源。
为了在编程快闪存储单元304时，将拉升电流Ipu自位线310导出，因此需要控制控制信号332、334、336以及338。自Y地址将控制信号332、334、336以及338译码得出以确认应该自哪一位线将拉升电流导开。在此实施例中，在编程快闪存储单元304时，四个NMOS晶体管会被控制信号332、334、336以及338打开导通，以将拉升电流Ipu自位线310导开。若是没有选择任一位线时，也需至少有一NMOS晶体管关闭。此时，耦接端点312的电压会被PMOS晶体管326、328、330或者是306拉至供应电压VDD或者是Vboost。而偏压模块则会将位线电压拉至VDD或者是Vboost以避免编程干扰。
在编程快闪存储单元304时，提供程序化电压至选择线316以及电压至字线314。一般而言，拉升电流与位线译码器的电流会直接影响程序化电流。但在本发明的实施例中，通过使用位线译码器302，可使得程序化电流不受拉升电流的影响，因此程序化电流的大小会与耦接于电极偏压电阻模块间的电流源或者是缓冲器模块340的缓冲电流Ibuff相等。通过使用位线译码器302将拉升电流转向可减少程序化电流的变异，因此得以较精准的控制程序化电流，以达到较佳的产率。此种位线拉升机制也可用于位线提升。
当没有要编程任何存储单元时，可通过提供适当电压至控制信号332、334、336以及338以将位线译码器302关闭。因此，此时无电流转向路径，提升电流也会沿着位线通过。提升电流会将耦接端点312的电压拉至如供应电压VDD或Vboost，由于PMOS晶体管308导通，所以在字线及位线的接面存在如VDD的高电压电平。使得有效的避免编程存储单元。若位线存在着漏电流，则提升电流可以继续补偿此漏电流以避免存储单元被编程。
值得注意的是，实施者当可根据本发明所揭示的精神，以其它的电流转向机制取代本文实施例所提出的电流转向位线译码器，以将拉升电流转向，而不影响程序化电流。
本发明虽以优选实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视后附的权利要求所界定者为准。

Claims (18)

1.一种闪存阵列系统，包括：
偏压电阻模块，设置于位线，其中该位线具有预定供应电压所提供的拉升电流；
位线译码器，在每一位线处耦接至该偏压电阻模块，用以将该拉升电流转向；
至少一快闪存储单元，连接至该位线，且具有流入该位线的程序化电流；
其中，该位线译码器会将该拉升电流转向，使得在对该快闪存储单元编程时，可以稳定该快闪存储单元的该程序化电流。
2.如权利要求1所述的闪存阵列系统，其中，该位线译码器还包括至少一电流路径，用以将该拉升电流自该位线导出。
3.如权利要求2所述的闪存阵列系统，其中，该电流路径包括至少一个串联的NMOS晶体管以及至少一个串联的PMOS晶体管，用于将该拉升电流导至接地电压电平。
4.如权利要求3所述的闪存阵列系统，其中，选择性地控制所述NMOS晶体管以及PMOS晶体管的栅极，以导通或关闭对应的晶体管。
5.如权利要求4所述的闪存阵列系统，其中，所述每一晶体管具有不同的实体尺寸。
6.如权利要求1所述的闪存阵列系统，其中，该偏压电阻模块包括一对串联的PMOS晶体管，所述PMOS晶体管与该位线译码器耦接，以自该对PMOS晶体管间的中间点将该拉升电流导出。
7.如权利要求6所述的闪存阵列系统，其中，该偏压电阻模块的所述PMOS晶体管的栅极耦接至预定偏压电压，以提供该拉升电流。
8.如权利要求1所述的闪存阵列系统，还包括电流源，耦接于该偏压电阻模块以及接地电压之间。
9.一种存储器阵列系统，包括：
闪存阵列的至少一快闪存储单元，连接至位线，且具有流入该位线的程序化电流；
位线译码器，用以最小化该位线的拉升电流对该程序化电流的影响；
缓冲器模块，与该位线耦接，且耦接于预设端点以及地之间，其中该程序化电流自该预设端点流入至该位线以及地；
其中，当对该快闪存储单元编程时，该位线译码器会被导通以将该拉升电流转向，而没有对该快闪存储单元编程时，则将该位线译码器关闭以将该预设端点的电压拉至正提供电压电平，以避免对该快闪存储单元编程。
10.如权利要求9所述的存储器阵列系统，还包括：
偏压电阻模块，设置于该位线，其中该位线具有预定供应电压所提供的拉升电流，且当对该快闪存储单元编程时，该位线译码器将该拉升电流转向，其中该偏压电阻模块包括至少一对PMOS晶体管，且该位线译码器耦接至该对PMOS晶体管间的中间点。
11.如权利要求10所述的存储器阵列系统，其中，该位线译码器还包括至少一电流转向路径，用以将该拉升电流自该位线导出；
其中，该电流转向路径还包括至少一个串联的NMOS晶体管以及至少一个串联的PMOS晶体管，用于将该拉升电流导至接地电压电平。
12.如权利要求11所述的存储器阵列系统，其中，选择性地控制所述NMOS晶体管以及PMOS晶体管的栅极，以导通或关闭对应的晶体管。
13.一种程序化电流稳定方法，用于稳定存储器阵列的程序化电流，该方法包括：
通过供应电压源提供拉升电流至该存储器阵列的位线；
选择欲编程的该存储器阵列的至少一存储单元；
经由预设端点，提供程序化电流至该至少一存储单元；以及
将该拉升电流自该位线转向；
其中，被转向的该拉升电流不会影响该存储器阵列的该存储单元的该程序化电流。
14.如权利要求13所述的程序化电流稳定方法，其中，将该拉升电流转向还包括：
在耦接至该位线的位线译码器上提供至少一个预定电流转向路径；
其中，该位线具有偏压电阻模块设置于其上，该偏压电阻模块包括至少一对串联的晶体管，且该位线译码器耦接至该对晶体管间的中间点。
15.如权利要求14所述的程序化电流稳定方法，其中，将该对晶体管间的该中间点的电压拉至接地电压电平。
16.如权利要求14所述的程序化电流稳定方法，其中，该电流转向路径由至少一个晶体管所组成，且选择性地控制该至少一晶体管的栅极以导通或关闭一对应晶体管，以提供该电流转向路径。
17.如权利要求13所述的程序化电流稳定方法，还包括当不对该存储单元编程时，维持该拉升电流而不予以转向。
18.如权利要求17所述的程序化电流稳定方法，其中，当不对该存储单元编程时，将该预设端点的电压拉至正供应电压电平。
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