CN106710629B - 非依电性内存装置及其操作方法 - Google Patents

非依电性内存装置及其操作方法 Download PDF

Info

Publication number
CN106710629B
CN106710629B CN201510966548.6A CN201510966548A CN106710629B CN 106710629 B CN106710629 B CN 106710629B CN 201510966548 A CN201510966548 A CN 201510966548A CN 106710629 B CN106710629 B CN 106710629B
Authority
CN
China
Prior art keywords
voltage
generation circuit
common source
journey
wordline
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510966548.6A
Other languages
English (en)
Other versions
CN106710629A (zh
Inventor
黄科颖
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Winbond Electronics Corp
Original Assignee
Winbond Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Winbond Electronics Corp filed Critical Winbond Electronics Corp
Publication of CN106710629A publication Critical patent/CN106710629A/zh
Application granted granted Critical
Publication of CN106710629B publication Critical patent/CN106710629B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits

Landscapes

  • Read Only Memory (AREA)

Abstract

本发明提供一种非依电性内存装置及其操作方法。非依电性内存装置包括非依电性记忆胞、程设电压产生电路、字线电压产生电路与共源线电压产生电路。非依电性记忆胞的控制端、第一端与第二端分别电性连接于字线、位线与共源线。程设电压产生电路提供程设电压至位线，以及检测位线的电流。字线电压产生电路提供字线电压至字线，其中字线电压的摆幅为字线高电压至字线低电压。共源线电压产生电路提供共源线电压至共源线。依据位线的电流，字线电压产生电路动态调整字线低电压，或是共源线电压产生电路动态调整共源线电压。本发明所提供的非依电性内存装置及其操作方法可以有效减少位线的漏电流。

Description

非依电性内存装置及其操作方法
技术领域
本发明涉及一种非依电性内存(non-volatile memory)，尤其涉及一种非依电性内存装置及其操作方法。
背景技术
图1是说明闪存(flash memory)的电路示意图。图1所示闪存包含多个快闪记忆胞(flash memory cell)FC_1_1、…、FC_1_m、…、FC_n_1、…、FC_n_m。快闪记忆胞FC_1_1～FC_n_m的栅极分别电性连接至字线(word line)WL_1、…、WL_m的其中一个对应字线，快闪记忆胞FC_1_1～FC_n_m的漏极分别电性连接至位线(bit line)BL_1、…、BL_n的其中一个对应位线，而快闪记忆胞FC_1_1～FC_n_m的源极电性连接于共源线(common source line)CSL，如图1所示。
程设(programming)电压产生电路110于程设期间提供程设电压Vp给行译码器(column decoder)120。行译码器120可以将程设电压Vp选择性地传输给位线BL_1～BL_n的其中一个。列译码器(row decoder)130可以经由字线驱动器140_1、…、140_m而传输不同的字线电压给字线WL_1～WL_m，因此列译码器130与字线驱动器140_1～140_m可以选择性地驱动字线WL_1～WL_m的其中一个。基于行译码器120与列译码器130的寻址(addressing)操作，快闪记忆胞FC_1_1～FC_n_m中的任一个快闪记忆胞可以被程设，而不会影响其他快闪记忆胞。
字线WL_1～WL_m的电压摆幅为字线高电压至接地电压。当字线WL_1～WL_m的其中一个字线的电压为字线高电压时(即所述其中一个字线所连接的快闪记忆胞被选择)，字线WL_1～WL_m的其他字线的电压为接地电压(即所述其他字线所连接的快闪记忆胞没被选择)。就单一位线来看(例如位线BL_1，其余位线可以类推)，当程设电压Vp被施加于位线BL_1时，将有大量漏电流(leakage current)从位线BL_1经由没被选择的快闪记忆胞泄至共源线CSL。这些漏电流主要是来自于快闪记忆胞(晶体管)的次阈电流(sub-thresholdcurrent)。连接至位线BL_1的快闪记忆胞越多，则位线BL_1的漏电流越大。大量的漏电流将会下拉程设电压Vp的准位，进而造成对快闪记忆胞的程设操作的错误。
发明内容
本发明提供一种非依电性内存(non-volatile memory)装置及其操作方法，可以有效减少位线的漏电流。
本发明的实施例提供一种非依电性内存装置，包括非依电性记忆胞(non-volatile memory cell)、字线(word line)、位线(bit line)、共源线(common sourceline)、程设电压产生电路(programming voltage generator circuit)、字线电压产生电路(word line voltage generator circuit)以及共源线电压产生电路(common sourceline voltage generator circuit)。字线电性连接于非依电性记忆胞的控制端。位线电性连接于非依电性记忆胞的第一端。共源线电性连接于非依电性记忆胞的第二端。程设电压产生电路电性连接于位线，用以于程设期间提供程设电压至位线，以及检测位线的电流。字线电压产生电路电性连接于字线，用以于程设期间提供字线电压至字线，其中字线电压的摆幅为字线高电压至字线低电压。共源线电压产生电路电性连接于共源线，用以于程设期间提供共源线电压至共源线。字线电压产生电路受控于程设电压产生电路以依据位线的电流而动态调整字线低电压，或是，共源线电压产生电路受控于程设电压产生电路以依据位线的电流而动态调整共源线电压。
本发明的实施例提供一种非依电性内存装置的操作方法。所述操作方法包括：提供非依电性记忆胞，其中非依电性记忆胞的控制端电性连接于字线，非依电性记忆胞的第一端电性连接于位线，非依电性记忆胞的第二端电性连接于共源线；由程设电压产生电路于程设期间提供程设电压至位线，以及检测位线的电流；由字线电压产生电路于程设期间提供字线电压至字线，其中字线电压的摆幅为字线高电压至字线低电压；由共源线电压产生电路于程设期间提供共源线电压至共源线；以及由字线电压产生电路依据位线的该电流而动态调整字线低电压，或是由共源线电压产生电路依据位线的电流而动态调整共源线电压。
基于上述，本发明实施例所提供非依电性内存装置及其操作方法可以检测位线的电流。字线电压产生电路可以依据位线的电流而动态调整字线低电压，和/或共源线电压产生电路可以依据位线的电流而动态调整共源线电压，以便将未被选择的非依电性记忆胞的“字线对共源线电压差”(即字线电压-共源线电压)下拉至低于非依电性记忆胞的次阈(sub-threshold)值。因此，本发明实施例所提供的非依电性内存装置及其操作方法可以有效减少位线的漏电流。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是说明闪存的电路示意图；
图2是依照本发明实施例说明一种非依电性内存装置的电路方框示意图；
图3是依照本发明实施例说明一种非依电性内存装置的操作方法的流程示意图；
图4是依照本发明一实施例说明图2所示程设电压产生电路的电路方框示意图；
图5是依照本发明另一实施例说明图2所示程设电压产生电路的电路方框示意图；
图6是依照本发明一实施例说明图2所示字线偏压产生电路的电路方框示意图；
图7是依照本发明一实施例说明图6所示位准偏移器的电路方框示意图；
图8是依照本发明一实施例说明图2所示共源线电压产生电路的电路方框示意图。
附图标记：
110、210：程设电压产生电路
120：行译码器 130：列译码器
140_1、140_m：字线驱动器
200：非依电性内存装置
211：电压调节器 212：第一晶体管 213：第二晶体管
214：定电流源 215：电压检测器
216：电荷泵 217：电压检测器
220：非依电性记忆胞
230：字线电压产生电路 231：字线偏压产生电路
232：字线驱动器 240：共源线电压产生电路
241：第一晶体管 242：电阻 243：电压跟随器
511：第一电阻 512：第二电阻 513：电压比较器
610：位准偏移器 611：反相器
612、613、614、615：晶体管
620：晶体管 630：电阻
810：运算放大器 820：第二晶体管
BL、BL_1、BL_n：位线
CS、CSL：共源线
FC_1_1、FC_1_m、FC_n_1、FC_n_m：快闪记忆胞
GND：接地电压
I213、IBL：电流
INF：电流信息
S310、S320、S330、S340：步骤
-V：负参考电压 V213、VWL：电压
VCS：共源线电压 VDD：系统电压
Vp：程设电压 Vref：第二参考电压
WL、WL_1、WL_m：字线
具体实施方式
在本发明说明书全文(包括权利要求书)中所使用的“耦接(或连接)”一词可指任何直接或间接的连接手段。举例而言，若文中描述第一装置耦接(或连接)于第二装置，则应该被解释成该第一装置可以直接连接于该第二装置，或者该第一装置可以通过其他装置或某种连接手段而间接地连接至该第二装置。另外，凡可能之处，在附图及实施方式中使用相同标号的组件/构件/步骤代表相同或类似部分。不同实施例中使用相同标号或使用相同用语的组件/构件/步骤可以相互参照相关说明。
图2是依照本发明实施例说明一种非依电性内存装置200的电路方框示意图。图1所示快闪记忆胞FC_1_1～FC_n_m、字线WL_1～WL_m、位线BL_1～BL_n、程设电压产生电路110、行译码器(column decoder)120、列译码器(row decoder)与字线驱动器140_1～140_m的相关说明与教示内容可以被类推至图2所示非依电性内存装置200。请参照图2，非依电性内存装置200包括程设电压产生电路(programming voltage generator circuit)210、位线(bit line)BL、非依电性记忆胞(non-volatile memory cell)220、字线(word line)WL、字线电压产生电路(word line voltage generator circuit)230、共源线(common sourceline)CS以及共源线电压产生电路(common source line voltage generator circuit)240。
依照设计需求，非依电性记忆胞220可以是任意类型的非依电性存储元件/电路。举例来说，非依电性记忆胞220可以是快闪记忆胞(flash memory cell)。非依电性记忆胞220的控制端(例如快闪记忆胞的栅极)电性连接至字线WL。非依电性记忆胞220的第一端(例如快闪记忆胞的漏极)电性连接至位线BL。非依电性记忆胞220的第二端(例如快闪记忆胞的源极)电性连接于共源线CS。图2所示位线BL上电性连接了其他非依电性记忆胞，而所述其他非依电性记忆胞可以参照非依电性记忆胞220的相关说明而类推，故不再赘述。
程设电压产生电路210电性连接于位线BL。程设电压产生电路210可以于程设(programming)期间提供程设电压Vp，以及检测位线BL的电流IBL。程设电压Vp可以经由行译码器(未显示)而被传送至位线BL。字线电压产生电路230电性连接于多个字线(例如字线WL)。字线电压产生电路230可以于程设期间提供字线电压VWL至字线WL，其中字线电压VWL的摆幅为字线高电压至字线低电压。当字线WL的电压VWL为字线高电压时，字线WL所连接的非依电性记忆胞220被选择。当字线WL的电压VWL为字线低电压时，字线WL所连接的非依电性记忆胞220没被选择。当所述字线WL被选择时，其他字线没被选择。共源线电压产生电路240电性连接于共源线CS。共源线电压产生电路240可以提供共源线电压VCS至共源线CS。当非依电性记忆胞220被选择时，且当程设电压Vp被传送至位线BL时，非依电性记忆胞220可以被程设。
图3是依照本发明实施例说明一种非依电性内存装置200的操作方法的流程示意图。请参照图2与图3，步骤S310提供非依电性记忆胞(例如图2所示非依电性记忆胞220或其他非依电性记忆胞)。于程设期间，程设电压产生电路210提供程设电压Vp至位线(例如图2所示位线BL或其他位线)，字线电压产生电路230提供字线电压VWL至字线(例如图2所示字线WL或其他字线)，而共源线电压产生电路240提供共源线电压VCS至共源线CS(步骤S320)。其中，字线电压VWL的摆幅为“字线高电压”至“字线低电压”。程设电压产生电路210在步骤S330检测位线BL的电流IBL，并将电流IBL所对应的电流信息INF提供给字线电压产生电路230和/或共源线电压产生电路240。
字线电压产生电路230受控于程设电压产生电路210的电流信息INF，和/或共源线电压产生电路240受控于程设电压产生电路210的电流信息INF。于步骤S340中，字线电压产生电路240可以依据位线BL的电流IBL所对应的电流信息INF而动态调整所述字线低电压(即字线电压VWL的摆幅的下边界)，和/或共源线电压产生电路240可以依据位线BL的电流IBL所对应的电流信息INF而动态调整共源线电压VCS，以便将未被选择的非依电性记忆胞的“字线对共源线电压差”(即字线电压-共源线电压，例如快闪记忆胞的栅源极电压)下拉至低于非依电性记忆胞的次阈(sub-threshold)值。因此，本实施例的非依电性内存装置可以有效关闭(turn off)未被选择的非依电性记忆胞，以减少位线BL的漏电流。
在一些实施例中，字线电压产生电路230可以随着位线BL的电流IBL的增加而对应地调低所述字线低电压，和/或共源线电压产生电路240可以随着位线BL的电流IBL的增加而对应地调高共源线CS的共源线电压VCS。举例来说，字线电压产生电路230可以随着位线BL的电流IBL的增加而对应地将所述字线低电压从0V调整为负电压，而所述负电压的电压值是响应于电流IBL的电流值。由于所述负电压的电压值是响应于电流IBL的电流值，因此可以避免因为所述负电压过低而招致严重的漏极干扰(drain disturb)，严重的漏极干扰将影响非依电性记忆胞220的可靠度。再举例来说，共源线电压产生电路240可以随着位线BL的电流IBL的增加而对应地将共源线CS的共源线电压VCS从0V调整为正电压，而所述正电压的电压值是响应于电流IBL的电流值。由于所述正电压的电压值是响应于电流IBL的电流值，因此可以避免因为所述正电压过高而导致“位线对共源线电压差”(例如，快闪记忆胞的漏源极电压Vds)的严重减少，“位线BL对共源线CS电压差”的严重减少将会影响非依电性记忆胞220的写入效率。由于随着位线BL的电流IBL的增加而对应地将所述字线低电压从0V调整为负电压，和/或随着位线BL的电流IBL的增加而对应地将共源线CS的共源线电压VCS从0V调整为正电压，因此未被选择的非依电性记忆胞220的“字线WL对共源线CS电压差”(例如，快闪记忆胞的栅源极电压Vgs)可以被下拉至低于非依电性记忆胞的次阈值。因此，未被选择的非依电性记忆胞220可以被有效关闭，以减少位线BL的漏电流。
图4是依照本发明一实施例说明图2所示程设电压产生电路210的电路方框示意图。于图4所示实施例中，程设电压产生电路210包括电压调节器(voltage regulator)211、第一晶体管212、第二晶体管213、定电流源(constant current source)214以及电压检测器(voltage detector)215。电压调节器211的输出端可以于程设期间提供程设电压Vp。第一晶体管212的第一端(例如源极)电性连接至电压调节器211的输出端。第一晶体管212的第二端(例如漏极)耦接至第一晶体管212的控制端(例如栅极)与位线BL。在一些实施例中，类似于图1，第一晶体管212的第二端可以经由行译码器(未显示)而耦接至位线BL。第二晶体管213的第一端(例如源极)电性连接于电压调节器211的输出端。第二晶体管213的控制端(例如栅极)耦接至第一晶体管212的控制端。定电流源214电性连接于第二晶体管213的第二端(例如漏极)。
第一晶体管212与第二晶体管213可视为一个电流镜(current mirror)。藉由设定第一晶体管212的通道宽与第二晶体管213的通道宽二者比例关系，可以决定流经第一晶体管212的电流IBL与流经第二晶体管213的电流I213二者比例关系。电流I213的大小将会影响电压V213的大小。因此，电压V213具有电流IBL所对应的电流信息。电压检测器215的输入端电性连接至第二晶体管213的第二端，以接收电压V213。电压检测器215的输出端提供电流IBL所对应的电流信息INF给字线电压产生电路230和/或共源线电压产生电路240。依据设计需求，电压检测器215可能是电压比较器、反相器(inverter)、电压缓冲器或是其他电压输出电路。
在其他实施例中，电压检测器215可能被省略。当电压检测器215被省略时，第二晶体管213的第二端可以耦接至字线电压产生电路230和/或共源线电压产生电路240，以提供电压V213作为的电流IBL所对应的电流信息INF。
图5是依照本发明另一实施例说明图2所示程设电压产生电路210的电路方框示意图。于图5所示实施例中，程设电压产生电路210包括电荷泵(Charge Pump)216以及电压检测器217。电荷泵216的输出端可以于程设期间提供程设电压Vp至位线BL。在一些实施例中，类似于图1，电荷泵216可以经由行译码器(未显示)而将程设电压Vp提供至位线BL。位线BL的电流IBL将会下拉程设电压Vp的准位，因此程设电压Vp的准位具有电流IBL所对应的电流信息。电压检测器217的输入端电性连接至电荷泵216的输出端，以接收程设电压Vp。电压检测器217的输出端提供位线BL的电流IBL所对应的电流信息INF给字线电压产生电路230和/或共源线电压产生电路240。
依据设计需求，电压检测器215可能是电压比较器、反相器、电压缓冲器或是其他电压输出电路。于图5所示实施例中，电压检测器215包括第一电阻511、第二电阻512以及电压比较器513。第一电阻511的第一端电性连接至电荷泵216的输入端，以接收程设电压Vp。第二电阻512的第一端电性连接于第一电阻511的第二端。第二电阻512的第二端耦接至第一参考电压(例如接地电压GND)。电压比较器513的第一输入端(例如反相输入端)电性连接于第一电阻511的第二端。电压比较器513的第二输入端(例如非反相输入端)电性连接于第二参考电压Vref。第二参考电压Vref的准位可以依照设计需求来决定。电压比较器513的输出端提供电流IBL所对应的电流信息INF给字线电压产生电路230和/或共源线电压产生电路240。
请参照图2，于此实施例中，字线电压产生电路230包括字线偏压产生电路(wordline bias generator circuit)231以及字线驱动器(例如字线驱动器232)。图2所示字线驱动器(例如字线驱动器232)可以参照图1所示140_1～140_m的相关说明而类推。
字线偏压产生电路231的控制端耦接至程设电压产生电路210，以接收电流IBL所对应的电流信息INF。字线偏压产生电路231可以依据电流信息INF而对应产生并调整“字线低电压”。字线驱动器232的电源端由“字线高电压”(例如系统电压VDD)所供电。字线驱动器232的参考电压端电性连接至字线偏压产生电路231的输出端，以接收所述“字线低电压”。因此，所述“字线高电压”可以定义字线电压VWL的摆幅的上边界，而所述“字线低电压”可以定义字线电压VWL的摆幅的下边界。字线驱动器232的输出端电性连接至字线WL。图2所示字线偏压产生电路231尚电性连接了其他字线驱动器，而所述其他字线驱动器可以参照字线驱动器232的相关说明而类推，故不再赘述。
在一些实施例中，字线偏压产生电路231可以依据电流信息INF而对应地调低所述“字线低电压”。举例来说，字线偏压产生电路231可以随着位线BL的电流IBL的增加而对应地将所述“字线低电压”从0V调整为负电压，而所述负电压的电压值是响应于电流IBL的电流值。由于所述负电压的电压值是响应于电流IBL的电流值，因此可以避免因为所述负电压过低而导致严重的漏极干扰，严重的漏极干扰将影响非依电性记忆胞220的可靠度。由于随着位线BL的电流IBL的增加而对应地将所述“字线低电压”从0V调整为负电压，因此未被选择的非依电性记忆胞220的“字线WL对共源线CS电压差”(例如，快闪记忆胞的栅源极电压Vgs)可以被下拉至低于非依电性记忆胞的次阈值。因此，未被选择的非依电性记忆胞220可以被有效关闭，以减少位线BL的漏电流。
图6是本发明一实施例说明图2所示字线偏压产生电路231的电路方框示意图。图6中，字线偏压产生电路231包括位准偏移器(level shifter)610、晶体管620以及电阻630。位准偏移器610的输入端耦接至程设电压产生电路210，以接收电流信息INF。位准偏移器610的电源端由系统电压VDD所供电。位准偏移器610的参考电压端由负参考电压-V所供电。晶体管620的控制端(例如栅极)电性连接至位准偏移器610的输出端。晶体管620的第一端(例如源极)耦接至负参考电压-V。晶体管620字线驱动器232的参考电压端。电阻630的第一端耦接至接地电压GND。电阻630的第二端耦接至晶体管620的第二端。
依据设计需求，位准偏移器610可能是任何位准偏移电路。举例来说，图7是依照本发明一实施例说明图6所示位准偏移器610的电路方框示意图。图7中，位准偏移器610包括反相器611、晶体管612、晶体管613、晶体管614以及晶体管615。反相器611的输入端耦接至程设电压产生电路210，以接收电流信息INF。晶体管612的控制端(例如栅极)耦接至程设电压产生电路210，以接收电流信息INF。晶体管612的第一端(例如源极)耦接至系统电压VDD。晶体管613的第一端(例如源极)耦接至负参考电压-V。晶体管613的第二端(例如漏极)耦接至晶体管612的第二端(例如漏极)。晶体管614的控制端(例如栅极)耦接至反相器611的输出端。晶体管614的第一端(例如源极)耦接至系统电压VDD。晶体管614的第二端(例如漏极)耦接至晶体管613的控制端(例如栅极)与晶体管620的控制端。晶体管615的第一端(例如源极)耦接至负参考电压-V。晶体管615的第二端(例如漏极)耦接至晶体管614的第二端。晶体管615的控制端(例如栅极)耦接至晶体管612的第二端。
图8是依照本发明一实施例说明图2所示共源线电压产生电路240的电路方框示意图。于图8所示实施例中，共源线电压产生电路240包括第一晶体管241、电阻242以及电压跟随器(voltage follower)243。第一晶体管241的控制端(例如栅极)电性连接至程设电压产生电路210，以接收电流IBL所对应的电流信息INF。第一晶体管241的第一端(例如源极)耦接至系统电压VDD。电阻242的第一端耦接至第一晶体管241的第二端(例如漏极)。电阻242的第二端耦接至接地电压GND。电压跟随器243的输入端耦接至第一晶体管241的第二端。电压跟随器243的输出端耦接至共源线CS，以提供共源线电压VCS。
依据设计需求，电压跟随器243可能是任何电压转换电路。举例来说，于图8所示实施例中，电压跟随器243包括运算放大器810以及第二晶体管820。运算放大器810的第一输入端(例如反相输入端)耦接至第一晶体管241的第二端。第二晶体管820的控制端(例如栅极)电性连接至运算放大器810的输出端。第二晶体管820的第一端(例如源极)耦接至接地电压GND。第二晶体管820的第二端(例如漏极)耦接至运算放大器810的第二输入端(例如非反相输入端)以及共源线CS。
值得注意的是，在不同的应用情境中，字线电压产生电路230和/或共源线电压产生电路240的相关功能可以利用一般硬件描述语言(hardware description languages，例如Verilog HDL或VHDL)或其他合适的编程语言来实现为固件或硬件。可执行所述相关功能的固件可以被布置为任何已知的计算器可存取媒体(computer-accessible medias)，例如磁带(magnetic tapes)、半导体(semiconductors)内存、磁盘(magnetic disks)或光盘(compact disks，例如CD-ROM或DVD-ROM)，或者可通过互联网(Internet)、有线通信(wiredcommunication)、无线通信(wireless communication)或其它通信介质传送所述固件。所述固件可以被存放在计算器的可存取媒体中，以便于由计算器的处理器来存取/执行所述固件的编程码(programming codes)。另外，本发明的装置和方法可以通过硬件和软件的组合来实现。
综上所述，本发明诸实施例所提供非依电性内存装置200及其操作方法可以检测位线BL的电流IBL。字线电压产生电路230可以依据位线BL的电流IBL而动态调整“字线低电压”，和/或共源线电压产生电路240可以依据位线BL的电流IBL而动态调整共源线电压VCS，以便将未被选择的非依电性记忆胞220的“字线WL对共源线CS电压差”(亦即VWL-VCS)下拉至低于非依电性记忆胞的次阈值。因此，非依电性内存装置200及其操作方法可以有效减少位线BL的漏电流。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作些许的改动与润饰，故本发明的保护范围当所附权利要求界定范围为准。

Claims (11)

1.一种非依电性内存装置，其特征在于，所述非依电性内存装置包括：
非依电性记忆胞；
字线，电性连接于所述非依电性记忆胞的控制端；
位线，电性连接于所述非依电性记忆胞的第一端；
共源线，电性连接于所述非依电性记忆胞的第二端；
程设电压产生电路，电性连接于所述位线，用以于程设期间提供程设电压至所述位线，以及检测所述位线的电流；
字线电压产生电路，电性连接于所述字线，用以于所述程设期间提供字线电压至所述字线，其中所述字线电压的摆幅为字线高电压至字线低电压；以及
共源线电压产生电路，电性连接于所述共源线，用以于所述程设期间提供共源线电压至所述共源线；
其中所述字线电压产生电路受控于所述程设电压产生电路以随着所述位线的所述电流的增加而对应地调低所述字线低电压，或是所述共源线电压产生电路受控于所述程设电压产生电路以随着所述位线的所述电流的增加而对应地调高所述共源线电压。
2.根据权利要求1所述的非依电性内存装置，其特征在于，所述程设电压产生电路包括：
电压调节器，具有输出端，用以于所述程设期间提供所述程设电压；
第一晶体管，具有第一端电性连接至所述电压调节器的所述输出端，以及第二端耦接至所述第一晶体管的控制端与所述位线；
第二晶体管，具有第一端电性连接于所述电压调节器的所述输出端，以及第二端耦接至所述字线电压产生电路或所述共源线电压产生电路以提供所述位线的所述电流所对应的电流信息，所述第二晶体管并具有控制端耦接至所述第一晶体管的所述控制端；以及
定电流源，电性连接于所述第二晶体管的所述第二端。
3.根据权利要求1所述的非依电性内存装置，其特征在于，所述程设电压产生电路包括：
电压调节器，具有输出端，用以于所述程设期间提供所述程设电压；
第一晶体管，具有第一端电性连接至所述电压调节器的所述输出端，以及第二端耦接至所述第一晶体管的控制端与所述位线；
第二晶体管，具有第一端电性连接于所述电压调节器的所述输出端，以及控制端耦接至所述第一晶体管的所述控制端；
定电流源，电性连接于所述第二晶体管的第二端；以及
电压检测器，具有输入端电性连接至所述第二晶体管的所述第二端，所述电压检测器的输出端提供所述位线的所述电流所对应的电流信息给所述字线电压产生电路或所述共源线电压产生电路。
4.根据权利要求1所述的非依电性内存装置，其特征在于，所述程设电压产生电路包括：
电荷泵，具有输出端，用以于所述程设期间提供所述程设电压至所述位线；以及
电压检测器，具有输入端电性连接至所述电荷泵的所述输出端，所述电压检测器的输出端提供所述位线的所述电流所对应的电流信息给所述字线电压产生电路或所述共源线电压产生电路。
5.根据权利要求4所述的非依电性内存装置，其特征在于，所述电压检测器包括：
第一电阻，具有第一端电性连接至所述电荷泵的所述输出端；
第二电阻，具有第一端电性连接于所述第一电阻的第二端，以及第二端耦接至第一参考电压；以及
电压比较器，具有第一输入端电性连接于所述第一电阻的所述第二端，以及第二输入端电性连接于第二参考电压，所述电压比较器并具有输出端提供所述电流信息给所述字线电压产生电路或所述共源线电压产生电路。
6.根据权利要求1所述的非依电性内存装置，其特征在于，所述字线电压产生电路包括：
字线偏压产生电路，具有一控制端耦接至所述程设电压产生电路以接收所述位线的所述电流所对应的电流信息，用以依据所述电流信息而对应产生并调整所述字线低电压；以及
字线驱动器，具有电源端由所述字线高电压所供电，以及参考电压端电性连接至所述字线偏压产生电路的输出端以接收所述字线低电压，所述字线驱动器并具有输出端电性连接至所述字线。
7.根据权利要求6所述的非依电性内存装置，其特征在于，所述字线偏压产生电路包括：
位准偏移器，具有输入端耦接至所述程设电压产生电路以接收所述电流信息；
晶体管，具有控制端电性连接至所述位准偏移器的输出端，以及第一端耦接至负参考电压，所述晶体管并具有第二端耦接至所述字线驱动器的所述参考电压端；以及
电阻，具有第一端耦接至接地电压，以及第二端耦接至所述晶体管的所述第二端。
8.根据权利要求1所述的非依电性内存装置，其特征在于，所述共源线电压产生电路包括：
第一晶体管，具有控制端电性连接至所述程设电压产生电路以接收所述位线的所述电流所对应的电流信息，以及第一端耦接至系统电压；
电阻，具有第一端耦接至所述第一晶体管的第二端，以及第二端耦接至接地电压；以及
电压跟随器，具有输入端耦接至所述第一晶体管的所述第二端，以及输出端耦接至所述共源线以提供所述共源线电压。
9.根据权利要求8所述的非依电性内存装置，其特征在于，所述电压跟随器包括：
运算放大器，具有第一输入端耦接至所述第一晶体管的所述第二端；以及
第二晶体管，具有控制端电性连接至所述运算放大器的输出端，以及第一端耦接至所述接地电压，所述第二晶体管并具有第二端耦接至所述运算放大器的第二输入端以及所述共源线。
10.一种非依电性内存装置的操作方法，其特征在于，所述操作方法包括：
提供非依电性记忆胞，其中所述非依电性记忆胞的控制端电性连接于字线，所述非依电性记忆胞的第一端电性连接于位线，所述非依电性记忆胞的第二端电性连接于共源线；
由程设电压产生电路于程设期间提供程设电压至所述位线，以及检测所述位线的电流；
由字线电压产生电路于所述程设期间提供字线电压至所述字线，其中所述字线电压的摆幅为字线高电压至字线低电压；
由共源线电压产生电路于所述程设期间提供共源线电压至所述共源线；以及
由所述字线电压产生电路依据所述位线的所述电流而动态调整所述字线低电压，或是由所述共源线电压产生电路依据所述位线的所述电流而动态调整所述共源线电压。
11.根据权利要求10所述的非依电性内存装置的操作方法，其特征在于，所述字线电压产生电路随着所述位线的所述电流的增加而对应地调低所述字线低电压，或是所述共源线电压产生电路随着所述位线的所述电流的增加而对应地调高所述共源线电压。
CN201510966548.6A 2015-11-15 2015-12-21 非依电性内存装置及其操作方法 Active CN106710629B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/941,654 US9401213B1 (en) 2015-11-15 2015-11-15 Non-volatile memory apparatus and operation method thereof
US14/941,654 2015-11-15

Publications (2)

Publication Number Publication Date
CN106710629A CN106710629A (zh) 2017-05-24
CN106710629B true CN106710629B (zh) 2019-11-26

Family

ID=56411277

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510966548.6A Active CN106710629B (zh) 2015-11-15 2015-12-21 非依电性内存装置及其操作方法

Country Status (3)

Country Link
US (1) US9401213B1 (zh)
CN (1) CN106710629B (zh)
TW (1) TWI571883B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108022625A (zh) * 2016-11-01 2018-05-11 中芯国际集成电路制造(上海)有限公司 Mtp存储阵列
CN109390029B (zh) * 2017-08-10 2021-07-27 北京兆易创新科技股份有限公司 自动修复nor型存储阵列字线故障的方法及装置
US10539973B1 (en) * 2018-12-17 2020-01-21 Micron Technology, Inc. Low-voltage bias generator based on high-voltage supply

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1917088A (zh) * 2005-08-16 2007-02-21 台湾积体电路制造股份有限公司 闪存阵列系统及程序化电流稳定方法
CN103794620A (zh) * 2010-12-14 2014-05-14 桑迪士克3D有限责任公司 具有三个用于行选择的器件驱动器的三维非易失性存储器
CN103971745A (zh) * 2006-04-05 2014-08-06 斯班逊有限公司 具有减少的漏电流的闪存编程及验证
CN104051005A (zh) * 2013-03-11 2014-09-17 北京兆易创新科技股份有限公司 一种减小浮栅存储器位线漏电流的方法及其装置
CN104733041A (zh) * 2013-12-19 2015-06-24 三星电子株式会社 非易失性存储装置和擦除非易失性存储装置的方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3536515B2 (ja) * 1996-03-21 2004-06-14 ソニー株式会社 半導体記憶装置
US6665227B2 (en) * 2001-10-24 2003-12-16 Hewlett-Packard Development Company, L.P. Method and apparatus for reducing average power in RAMs by dynamically changing the bias on PFETs contained in memory cells
JP2004079033A (ja) * 2002-08-12 2004-03-11 Renesas Technology Corp 不揮発性半導体記憶装置
US6861829B2 (en) * 2002-08-12 2005-03-01 Micron Technology, Inc. Apparatus and methods for regulated voltage
TWI239015B (en) * 2004-04-23 2005-09-01 Elite Semiconductor Esmt Bit switch voltage drop compensation during programming in nonvolatile memory
JP4680195B2 (ja) * 2004-06-25 2011-05-11 スパンション エルエルシー 半導体装置及びソース電圧制御方法
US7327185B2 (en) * 2004-11-02 2008-02-05 Texas Instruments Incorporated Selectable application of offset to dynamically controlled voltage supply
US7656710B1 (en) * 2005-07-14 2010-02-02 Sau Ching Wong Adaptive operations for nonvolatile memories
US7352609B2 (en) * 2005-08-15 2008-04-01 International Business Machines Corporation Voltage controlled static random access memory
US7885099B2 (en) * 2007-09-18 2011-02-08 Intel Corporation Adaptive wordline programming bias of a phase change memory
EP2112110A1 (en) * 2008-04-25 2009-10-28 Kba-Giori S.A. Method and system for processing bundles of securities, in particular banknote bundles
US8565025B2 (en) * 2011-04-25 2013-10-22 Freescale Semiconductor, Inc. Dynamic programming for flash memory
US9058857B2 (en) * 2011-10-10 2015-06-16 Micron Technology, Inc. Cross-point memory compensation
US9042190B2 (en) * 2013-02-25 2015-05-26 Micron Technology, Inc. Apparatuses, sense circuits, and methods for compensating for a wordline voltage increase
US9281074B2 (en) * 2013-05-16 2016-03-08 Ememory Technology Inc. One time programmable memory cell capable of reducing leakage current and preventing slow bit response
US9000837B1 (en) * 2013-11-05 2015-04-07 International Business Machines Corporation Adjustable reference voltage generator for single-ended DRAM sensing devices

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1917088A (zh) * 2005-08-16 2007-02-21 台湾积体电路制造股份有限公司 闪存阵列系统及程序化电流稳定方法
CN103971745A (zh) * 2006-04-05 2014-08-06 斯班逊有限公司 具有减少的漏电流的闪存编程及验证
CN103794620A (zh) * 2010-12-14 2014-05-14 桑迪士克3D有限责任公司 具有三个用于行选择的器件驱动器的三维非易失性存储器
CN104051005A (zh) * 2013-03-11 2014-09-17 北京兆易创新科技股份有限公司 一种减小浮栅存储器位线漏电流的方法及其装置
CN104733041A (zh) * 2013-12-19 2015-06-24 三星电子株式会社 非易失性存储装置和擦除非易失性存储装置的方法

Also Published As

Publication number Publication date
TW201717205A (zh) 2017-05-16
TWI571883B (zh) 2017-02-21
US9401213B1 (en) 2016-07-26
CN106710629A (zh) 2017-05-24

Similar Documents

Publication Publication Date Title
US10658048B2 (en) Floating boosted pre-charge scheme for sense amplifiers
TWI527052B (zh) Semiconductor memory device and memory system
US7859322B2 (en) Internal power-supply circuit
CN108492840B (zh) 灵敏放大器
EP2515305A1 (en) Controlled value reference signal of resistance based memory circuit
JP2008176830A (ja) 半導体微少電流判定方法および手段、半導体メモリ
US9478287B2 (en) Circuits and methods for detecting write operation in resistive random access memory (RRAM) cells
US7280405B2 (en) Integrator-based current sensing circuit for reading memory cells
TWI595504B (zh) 半導體儲存裝置及其驅動方法
CN106710629B (zh) 非依电性内存装置及其操作方法
US20140003129A1 (en) Semiconductor memory apparatus and method of operating using the same
TW200532708A (en) Apparatus and methods for multi-level sensing in a memory array
US10714153B2 (en) Reversed bias compensation for sense amplifier operation
JP2009259379A5 (zh)
US9401191B2 (en) Semiconductor memory apparatus
CA2481336A1 (en) Single-ended current sense amplifier
US7529135B2 (en) Apparatus for controlling bitline bias voltage
CN105185404B (zh) 电荷转移型灵敏放大器
CN106205718B (zh) 编程电压补偿电路及闪存
KR20150080998A (ko) 셀프 바이어스 버퍼 회로 및 이를 포함하는 메모리 장치
US8687447B2 (en) Semiconductor memory apparatus and test method using the same
TWI304991B (en) Bit line control circuit for semiconductor memory device
CN105225693B (zh) 虚拟接地闪存电路
KR20220145999A (ko) 센싱 마진이 향상된 센스 앰프를 포함하는 반도체 장치
KR20090097712A (ko) 컬럼 선택 신호 전위 조절 회로 및 이를 이용한 반도체메모리 장치

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant