CN105225693B

CN105225693B - 虚拟接地闪存电路

Info

Publication number: CN105225693B
Application number: CN201510590602.1A
Authority: CN
Inventors: 杨光军
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2015-09-16
Filing date: 2015-09-16
Publication date: 2019-04-30
Anticipated expiration: 2035-09-16
Also published as: CN105225693A

Abstract

一种虚拟接地闪存电路，包括：第一存储单元和第二存储单元；第一位线译码电路，第一端耦接所述第一存储单元的漏极和所述第二存储单元的源极；第二位线译码电路，第一端耦接所述第二存储单元的漏极；灵敏放大器，耦接所述第一位线译码电路的第二端，适于对流经所述第一位线译码电路的读电流进行放大；跟随器，输入端耦接所述第一位线译码电路的第二端；电流源；第一NMOS晶体管，所述第一NMOS晶体管的漏极耦接所述跟随器的输出端，所述第一NMOS晶体管源极耦接所述电流源；第一电压跟随电路，所述第一电压跟随电路的输入端耦接所述电流源，输出端与所述第二位线译码电路的第二端电学连接。所述虚拟接地闪存电路提高了读操作输出的准确性。

Description

虚拟接地闪存电路

技术领域

本发明涉及半导体技术领域，尤其涉及一种虚拟接地闪存电路。

背景技术

闪存(Flash)是利用闪存技术达到存储电子信息的存储器，因其具有无驱动、速度快、体积小、兼容性好、携带方便、容量大、寿命长等优点而被广泛使用。闪存可以对数据进行读写、复制及擦除，不同的操作均有不同的驱动电路。

现有技术中，典型的闪存包括存储单元阵列，所述存储单元阵列具有很多呈行列排列的存储单元。每个存储单元被制造成具有控制栅和浮栅的场效应晶体管。存储单元能够执行包括编程、读取、擦除等的各种操作。例如，将电子从漏区域穿过氧化层隧穿到浮栅上，使存储单元电性充电。在擦除操作中，使电子穿过氧化层隧穿到栅极，从而将电荷从浮栅中移除。存储单元中的数据由浮栅上是否存在电荷决定。请参照图1，为现有技术中一种虚拟接地闪存电路的结构示意图，其中存储单元呈阵列排布，具备虚拟接地阵列结构的译码阵列。第一电压跟随电路40a和第二电压跟随电路40b分别将所述第二位线译码电路20b的第二端P1点和第三位线译码电路20c的第二端P2点电压钳制在与所述第一位线译码电路201的第二端D相同的电压。在对所述第一存储单元10a的第一存储位101的读取过程中，所述第一位线译码电路201和第二位线译码电路20b都有电流流过。若此时第二存储单元10b的导通，实现了对第一存储位101的读取。

但是，由于译码阵列MOS管Y0和Y1实际制造工艺的原因，具有不同大小的内在电阻，第二存储单元10b的源极M和漏极N之间存在电压差，M点的电压小于N点电压，出现第二存储单元10b的侧边漏电Ileak(Leakage Current)，此时灵敏放大器102读取到的电流Isense并不等于流经第一存储单元10a的电流Icella，而是小于Icella，即，Isense＝Icella-Ileak，影响了对所述第一存储单元10a的第一存储位101读余量，降低了闪存读操作输出的准确性。

发明内容

本发明解决的技术问题是如何提高虚拟接地闪存电路读操作输出的准确性。

为解决上述技术问题，本发明实施例提供一种虚拟接地闪存电路，包括：

一种虚拟接地闪存电路，其特征在于，包括：

第一存储单元和第二存储单元，所述第一存储单元和第二存储单元分别包括源极和漏极；

第一位线译码电路，第一端耦接所述第一存储单元的漏极和所述第二存储单元的源极；

第二位线译码电路，第一端耦接所述第二存储单元的漏极；

灵敏放大器，耦接所述第一位线译码电路的第二端，适于对流经所述第一位线译码电路的读电流进行放大；

跟随器，输入端耦接所述第一位线译码电路的第二端；

电流源，适于产生偏置电流；

第一NMOS晶体管，所述第一NMOS晶体管的漏极耦接所述跟随器的输出端，所述第一NMOS晶体管源极耦接所述电流源；

第一电压跟随电路，所述第一电压跟随电路的输入端耦接所述电流源，输出端与所述第二位线译码电路的第二端电学连接。

可选的，所述虚拟接地闪存电路，还包括：

第三存储单元、第四存储单元、第二电压跟随电路、第三位线译码电路和第四位线译码电路；

其中，所述第三存储单元的源极耦接所述第二存储单元的漏极，所述第四存储单元的源极耦接所述第三存储单元的漏极；

所述第二电压跟随电路的输入端耦接所述电流源；

所述第三位线译码电路的第一端耦接所述第三存储单元的漏极，第二端耦接所述第二电压跟随电路的输出端；

所述第四位线译码电路的第一端耦接所述第一存储单元的源极，第二端接地。

可选的，所述第一存储单元、所述第二存储单元、所述第三存储单元和所述第四存储单元的栅极连接字线；所述第一存储单元、所述第二存储单元、所述第三存储单元和所述第四存储单元第一控制栅连接第一控制线，第二控制栅连接第二控制线。

可选的，所述第一位线译码电路、所述第二位线译码电路、所述第三位线译码电路和所述第四位线译码电路分别包括第二NMOS晶体管和第三NMOS晶体管；其中，所述第二NMOS晶体管的漏极作为位线译码电路的第一端，源极耦接所述第三NMOS晶体管的漏极；所述第二NMOS晶体管接入第一位线选择电压，所述第三NMOS晶体管的栅极接入第二位线选择电压。

可选的，所述第一NMOS晶体管的栅极接入电源电压。

可选的，所述电流源的大小根据所述跟随器输入端电压的大小设置。

可选的，所述第一电压跟随电路输出端的电压小于所述跟随器输入端电压。

可选的，所述第二电压跟随电路输出端电压与所述第一电压跟随电路输出端的电压大小相等。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

本发明实施例通过设置电流源，通过第一NMOS晶体管和跟随器耦接第一位译码电路，将电流源产生的偏置电流传输至第一位译码电路，使得第一位译码电路第二端电压大于第二位译码电路第二端电压，对所述第一存储单元的数据读取过程中，流经所述第一位线译码电路的电流大于流经第二位线译码电路的电流，而由于所述电压跟随电路输出端的电压小于跟随器输入端的电压，则经所述第一位线译码电路和所述第二位线译码电路分压后，所述第二存储单元的源极和漏极的电压可以基本相等。因此，减小或者消除了在对所述第一存储单元的数据读取过程中经由所述第二存储单元的漏电流，使得所述灵敏放大器检测到的电流与流经所述第一存储单元的电流相近或相等，提高了虚拟接地闪存电路读操作输出的准确性。

进一步，通过设置电流源和第一NMOS晶体，使得第二位译码电路和第三位译码电路的第二端电压跟随第二NMOS晶体管和第三NMOS晶体管随工艺、电压、和温度的变化，减小了侧边漏电随工艺、电压、和温度的变化，提高了虚拟接地闪存电路读操作输出的准确性。

附图说明

图1是现有技术中一种虚拟接地闪存电路的结构示意图；

图2是本发明实施例一种虚拟接地闪存电路的结构示意图；

图3是本发明实施例另一种虚拟接地闪存电路的结构示意图；

图4是本发明实施例一种虚拟接地闪存电路的具体结构示意图。

具体实施方式

如背景技术中所述，由于译码阵列MOS管Y0和Y1实际制造工艺的原因，具有不同大小的内在电阻，第二存储单元10b的源极M和漏极N之间存在电压差，M点的电压小于N点电压，出现第二存储单元10b的侧边漏电Ileak(Leakage Current)，此时灵敏放大器102读取到的电流Isense并不等于流经第一存储单元10a的电流Icella，而是小于Icella，即，Isense＝Icella-Ileak，影响了对所述第一存储单元10a的第一存储位101读余量，降低了闪存读操作输出的准确性。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2是现有技术中一种虚拟接地闪存电路的结构示意图。

请参照图2，所述虚拟接地闪存电路包括：第一存储单元10a、第二存储单元10b、第一位线译码电路201、第二位线译码电路202、第一电压跟随电路203、灵敏放大器102、跟随器204、电流源I和第一NMOS晶体管N1。

其中，所述第一存储单元10a和第二存储单元10b分别包括源极和漏极(未标示)；第一位线译码电路201，第一端耦接所述第一存储单元10a的漏极和所述第二存储单元10b的源极；第二位线译码电路202，第一端耦接所述第二存储单元10b的漏极；灵敏放大器102，耦接所述第一位线译码电路201的第二端，适于对流经所述第一位线译码电路201的读电流进行放大；跟随器204，输入端耦接所述第一位线译码电路201的第二端；电流源I，适于产生偏置电流。

本实施例中，所述灵敏放大器102用于对流经所述第一位线译码电路201的读电流进行放大，可以将流经所述第一位线译码电路201的微小信号差放大为标准的逻辑“0”和“1”，然后输出。所述灵敏放大器102的具体实施方式可以参考现有技术，在此不再赘述。

本实施例中，所述电流源的大小根据所述跟随器输入端电压的大小设置。

第一NMOS晶体管N1，所述第一NMOS晶体管的漏极耦接所述跟随器204的输出端，所述第一NMOS晶体管N1源极耦接所述电流源I；所述第一电压跟随电路203的输入端耦接所述电流源I，输出端与所述第二位线译码电路202的第二端电学连接。第一NMOS晶体管的栅极接入电源电压。

本实施例中，所述第一电压跟随电路输出端的电压小于所述跟随器输入端电压。

图3是本发明实施例另一种虚拟接地闪存电路的结构示意图。

请参照图3，一并参照图2，所述虚拟接地闪存电路还包括第三存储单元10c、第四存储单元10d、第二电压跟随电路207、第三位线译码电路205和第四位线译码电路206。

本实施例中，所述第三存储单元10c的源极耦接所述第二存储单元10b的漏极，所述第四存储单元10d的源极耦接所述第三存储单元10c的漏极；所述第二电压跟随电路207的输入端耦接所述电流源I；所述第三位线译码电路205的第一端耦接所述第三存储单元10c的漏极，第二端耦接所述第二电压跟随电路207的输出端；所述第四位线译码电路206的第一端耦接所述第一存储单元10a的源极，第二端接地；所述第一存储单元10a、所述第二存储单元10b、所述第三存储单元10c和所述第四存储单元10d的栅极连接字线WL；所述第一存储单元10a、所述第二存储单元10b、所述第三存储单元10c和所述第四存储单元10d的第一控制栅(未标示)连接第一控制线CG0，第二控制栅(未标示)连接第二控制线CG1。

需要说明的是，在具体的闪存存储单元阵列中，每一条字线WL可以控制的存储单元的数量不限于4个，例如，还可以为8个或者16个等。

本实施例中，所述第一存储单元10a、所述第二存储单元10b、所述第三存储单元10c和所述第四存储单元10d为分栅式闪存。

具体实施中，当对第一存储单元10a的第一存储位101进行读取操作时，对所述栅极(未标示)施加大于阈值电压的字线WL读取电压；对所述源极(未标示)施加第一位线电压，对所述漏极(未标示)施加第二位线电压，所述第二位线电压大于所述第一位线电压；并对所述第一控制栅施加第一控制线CG0电压，对所述第二控制栅施加第二控制线CG1电压，所述第二控制线CG1电压大于阈值电压。通过选择合适的第一控制线CG0电压，使得所述第一存储位101对应的沟道是否被打开取决于第一存储位101的浮栅(图未示)中是否有电子，从而可以获得所述第一存储位101单元中的存储信息为“0”或“1”，完成对第一存储位单元的读取操作。

需要说明的是，本发明对所述存储单元的结构不做限定，在其他实施例中，所述存储单元还可以为单层闪存结构或者堆叠式闪存结构。

请参照图4，一并参照图3，所述第一位线译码电路201、所述第二位线译码电路202、所述第三位线译码电路205和所述第四位线译码电路206分别包括第二NMOS晶体管Y0和第三NMOS晶体管Y1；其中，所述第二NMOS晶体管Y0的漏极作为位线译码电路的第一端，源极耦接所述第三NMOS晶体管Y1的漏极；所述第二NMOS晶体管Y0接入第一位线选择电压，所述第三NMOS晶体管Y1的栅极接入第二位线选择电压。

本实施例中，所述虚拟接地闪存电路使得所述第一电压跟随电路203输出端的电压小于跟随器204输入端的电压，参考图4，也就是P1点的电压小于D点的电压。例如，使得所述低压电压跟随器电路203输出端P1的电压小于跟随器204输入端D的电压0.01V至0.3V。

本实施例中，对所述第一存储单元10a的第一存储位101进行读取操作时，对所述字线WL施加大于阈值电压的字线读取电压，第二NMOS晶体管Y0和和第三NMOS晶体管Y1也施加大于阈值的电压，所述第一位线译码电路201和第四位线译码电路206导通，在所述第一位线译码电路201的第二端，即如图4所示的D点施加第一位线电压，在所述第四位线译码电路206的第二端施加第四位线电压，所述第一位线电压大于所述第四位线电压。例如，所述第一位线电压为0.8V，所述第四位线电压为接地。此外，还对所述第一存储单元10a的第一存储位101的栅极施加第一控制线电压CG0，对所述第一存储单元10a的第二存储位(未标示)的栅极施加第二控制线电压CG1，所述第二控制线电压CG1大于阈值电压。所述灵敏放大器102探测流经所述第一存储单元10a的电流来判断所述第一存储单元10a的第一存储位101是否存储有电荷，从而获得所述第一存储位101单元中的存储信息为“0”或“1”，完成对所述第一存储单元10a的第一存储位101的读取操作。

本实施例中，第一NMOS晶体管N1与第二NMOS晶体管Y0和第三NMOS晶体管Y1的类型相同。电流源I输出偏置电流，经过第一NMOS晶体管N1输入至跟随器204的反相输入端；偏置电流分别输入至第一跟随电路203和第二跟随电路207的正相输入端。所述偏置电流的大小根据所述跟随器204输入端电压的大小设置，使得P1点和P2点的偏置电压小于D点的偏置电压，从而使得对所述第一存储单元10a进行读取操作时，所述第二存储单元10b的源极M和漏极N之间的电压大概相等，消除或者减小了流经所述第二存储单元10b的漏电流。例如，可以使得D点电压为0.8V，经所述第一位线译码电路201的分压后，M点的电压为0.7V；P1点电压为0.75V，经所述第二位线译码电路202分压后，N点的电压也为0.7V。

同时，由于P1点和P2点的偏置电压受第一NMOS晶体管N1随工艺、电压、和温度的变化的影响，从而使得P1点和P2点的偏置电压受第二NMOS晶体管Y0和第三NMOS晶体管Y1随工艺、电压、和温度的变化，减小了第二存储单元10b侧边漏电流随工艺、电压、和温度的变化。

本实施例中通过设置电流源I和第一NMOS晶体N1，在对所述第一存储单元10a的读取过程中，参考图4，调节了D点、P1点和P2点的偏置电压，减小了侧边漏电流I_leak，使得灵敏放大器102的探测电流I_sense更接近流经第一存储单元10a的电流I_cella，提高了数据读取过程中的准确性。

需要说明的是，提供附图的目的是有助于理解本发明的实施例，而不应解释为对本发明的限制。为了清楚起见，图中所示尺寸并未按比例绘制，可能会做放大、缩小或其他改变。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims

1.一种虚拟接地闪存电路，其特征在于，包括：

第二位线译码电路，第一端耦接所述第二存储单元的漏极；

跟随器，输入端耦接所述第一位线译码电路的第二端；

电流源，适于产生偏置电流；

2.如权利要求1所述的虚拟接地闪存电路，其特征在于，还包括：

所述第二电压跟随电路的输入端耦接所述电流源；

3.如权利要求2所述的虚拟接地闪存电路，其特征在于，

所述第一存储单元、所述第二存储单元、所述第三存储单元和所述第四存储单元的栅极连接字线；所述第一存储单元、所述第二存储单元、所述第三存储单元和所述第四存储单元第一控制栅连接第一控制线，第二控制栅连接第二控制线。

4.如权利要求3所述的虚拟接地闪存电路，其特征在于，

所述第一位线译码电路、所述第二位线译码电路、所述第三位线译码电路和所述第四位线译码电路分别包括第二NMOS晶体管和第三NMOS晶体管；其中，所述第二NMOS晶体管的漏极作为位线译码电路的第一端，源极耦接所述第三NMOS晶体管的漏极；所述第二NMOS晶体管接入第一位线选择电压，所述第三NMOS晶体管的栅极接入第二位线选择电压。

5.如权利要求1所述的虚拟接地闪存电路，其特征在于，

所述第一NMOS晶体管的栅极接入电源电压。

6.如权利要求1所述的虚拟接地闪存电路，其特征在于，

所述电流源的大小根据所述跟随器输入端电压的大小设置。

7.如权利要求2所述的虚拟接地闪存电路，其特征在于，

所述第一电压跟随电路输出端的电压小于所述跟随器输入端电压。

8.如权利要求7所述的虚拟接地闪存电路，其特征在于，

所述第二电压跟随电路输出端电压与所述第一电压跟随电路输出端的电压大小相等。