CN104979012B

CN104979012B - 存储器电路

Info

Publication number: CN104979012B
Application number: CN201510482918.9A
Authority: CN
Inventors: 杨光军
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2015-08-07
Filing date: 2015-08-07
Publication date: 2019-04-19
Anticipated expiration: 2035-08-07
Also published as: CN104979012A

Abstract

本发明提供了一种存储器电路，包括：第一存储单元和第二存储单元，分别包括源极和漏极；第一位线译码电路，其第一端与所述第一存储单元的漏极和所述第二存储单元的源极电学连接；第二位线译码电路，所述第二位线译码电路的第一端与所述第二存储单元的漏极电学连接；灵敏放大器，所述灵敏放大器与所述第一位线译码电路的第二端电学连接，适于对流经所述第一位线译码电路的读电流进行放大；第一电压跟随电路，所述第一电压跟随电路的输入端与所述第一位线译码电路的第二端电学连接，输出端与所述第二位线译码电路的第二端电学连接，其中，所述第一电压跟随电路输出端的电压小于输入端的电压。本发明的存储器电路读取过程中侧边漏电小，准确性高。

Description

存储器电路

技术领域

本发明涉及半导体领域，尤其涉及一种存储器电路。

背景技术

半导体存储器是数字集成电路的重要组成部分，它们对于构建基于微处理器的应用系统起着至关重要的作用。存储器阵列及其外围电路的性能在很大程度上决定了整个系统的工作状况，包括速度、功耗等。

闪存以其便捷、存储密度高、可靠性好等优点成为非挥发性存储器中研究的热点。典型的闪存包括存储单元阵列，所述存储单元阵列具有很多呈行列排列的存储单元。每个存储单元被制造成具有控制栅和浮栅的场效应晶体管。浮栅用于保留电荷，并且通过薄氧化层与包含在衬底中的源极和漏极区域隔离。这种存储单元能够执行，包括编程、读取、擦除等的各种操作。例如，将电子从漏区域穿过氧化层隧穿到浮栅上，使存储单元电性充电。在擦除操作中，使电子穿过氧化层隧穿到栅极，从而将电荷从浮栅中移除。存储单元中的数据由浮栅上是否存在电荷决定。

但是，现有技术中在对存储单元进行数据读取时，存在读出电流不准确的问题。

发明内容

本发明解决的问题是，现有技术的存储单元进行数据读取时，存在读出电流不准确的问题。

为解决上述问题，本发明实施例提供了一种存储器电路。所述存储器电路包括：第一存储单元和第二存储单元，所述第一存储单元和第二存储单元分别包括源极和漏极；第一位线译码电路，所述第一位线译码电路的第一端与所述第一存储单元的漏极和所述第二存储单元的源极电学连接；第二位线译码电路，所述第二位线译码电路的第一端与所述第二存储单元的漏极电学连接；灵敏放大器，所述灵敏放大器与所述第一位线译码电路的第二端电学连接，适于对流经所述第一位线译码电路的读电流进行放大；第一电压跟随电路，所述第一电压跟随电路的输入端与所述第一位线译码电路的第二端电学连接，输出端与所述第二位线译码电路的第二端电学连接，其中，所述第一电压跟随电路输出端的电压小于输入端的电压。

可选地，所述第一电压跟随电路输出端的电压小于输入端电压0.01V至0.3V。

可选地，所述第一电压跟随电路包括第一电流源、第二电流源、第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管和第三NMOS晶体管，其中所述第一电流源的第一端接电源电压，第二端分别连接所述第一PMOS晶体管和所述第二PMOS晶体管的源极；所述第一PMOS晶体管的栅极连接所述第二位线译码电路的第二端，漏极连接所述第一NMOS晶体管的漏极和栅极；所述第二PMOS晶体管的栅极连接所述第一位线译码电路的第二端，漏极连接所述第二NMOS晶体管的漏极；所述第一NMOS晶体管和所述第二NMOS晶体管的栅极互相连接，且源极分别接地；所述第二电流源的第一端接电源电压，第二端连接所述第二位线译码电路的第二端和所述第三NMOS晶体管的漏极；所述第三NMOS晶体管的栅极连接所述第二PMOS晶体管的漏极和所述第二NMOS晶体管的漏极，源极接地。

可选地，所述第一PMOS晶体管的宽长比小于所述第二PMOS晶体管的宽长比。

可选地，还包括第三存储单元、第四存储单元、第二电压跟随电路、第三位线译码电路和第四位线译码电路，其中，所述第三存储单元的源极与所述第二存储单元的漏极电学连接，所述第四存储单元的源极与所述第三存储单元的漏极电学连接；所述第二电压跟随电路的输入端与所述第一位线译码电路的第二端电学连接；所述第三位线译码电路的第一端与所述第三存储单元的漏极连接，第二端与所述第二电压跟随电路的输出端连接；所述第四位线译码电路的第一端与所述第一存储单元的源极连接，第二端接地。

可选地，所述第一存储单元、所述第二存储单元、所述第三存储单元和所述第四存储单元为分栅式闪存，所述分栅式闪存包括：半导体衬底；位于所述半导体衬底上的栅极；位于所述栅极两侧的第一存储位和第二存储位，所述第一存储位包括第一浮栅、第一控制栅、和覆盖所述第一浮栅和所述第一控制栅的第一侧墙，所述第二存储位包括第二浮栅、第二控制栅、和覆盖所述第二浮栅和所述第二控制栅的第二侧墙；位于所述第一存储位、所述第二存储位和所述半导体衬底与所述栅极之间的隧穿氧化层；位于所述第一存储位远离所述栅极一侧的半导体衬底内的源极；以及位于所述第二存储位远离所述栅极一侧的半导体衬底内的漏极.

可选地，所述第一存储单元、所述第二存储单元、所述第三存储单元和所述第四存储单元的栅极连接字线，第一存储位的第一控制栅连接第一控制线，第二存储位的第二控制栅连接第二控制线。

可选地，所述第一位线译码电路、所述第二位线译码电路、所述第三位线译码电路和所述第四位线译码电路分别包括第四NMOS晶体管和第五NMOS晶体管，其中，所述第四NMOS晶体管的漏极作为位线译码电路的第一端，源极与第五NMOS晶体管的漏极连接；所述第五NMOS晶体管的源极接地；所述第四NMOS晶体管和所述第五NMOS晶体管的栅极分别接入第一位线选择电压和第二位线选择电压。

与现有技术相比，本发明的技术方案具有以下优点：

本发明实施例的存储电路包括第一存储单元、第二存储单元、第一位线译码电路、第二位线译码电路、灵敏放大器和第一电压跟随电路。所述第一位线译码电路的第一端与所述第一存储单元的漏极和所述第二存储单元的源极电学连接，所述第二位线译码电路的第一端与所述第二存储单元的漏极电学连接，所述灵敏放大器与所述第一位线译码电路的第二端电学连接，所述第一电压跟随电路的输入端与所述第一位线译码电路的第二端电学连接，输出端与所述第二位线译码电路的第二端电学连接。本发明实施例中，所述第一电压跟随电路输出端的电压小于输入端的电压，可以使得所述第二存储单元源极和漏极的电压相等或者电压差减小，使得在对所述第一存储单元的读取过程中，流经所述第二存储单元的漏电流为零或者减小，使得灵敏放大器的探测电流与流经第一存储单元的读电流相等或相近，提高了数据读取准确性。

附图说明

图1是本发明一实施例的存储器电路的结构示意图；

图2是本发明一实施例的分栅式存储单元的结构示意图；

图3是本发明一实施例的第一电压跟随电路的结构示意图。

具体实施方式

由背景技术可知，现有技术存在读出电流不准确的问题。

本发明的发明人研究了现有技术中对存储单元进行读取的过程，发现闪存中存储单元通常呈阵列排布，在对某一存储单元选通进行数据读取时，由于在该存储单元周围的其他存储单元中存在漏电流，使得灵敏放大器检测到的电流小于流经该被读取存储单元的电流，从而导致了读出电流不准确的问题。

基于以上研究，本发明实施例提供了一种存储器电路，所述存储器电路包括第一存储单元、第二存储单元、第一位线译码电路、第二位线译码电路、灵敏放大器和第一电压跟随电路。所述第一存储单元和第二存储单元分别包括源极和漏极，所述第一位线译码电路的第一端与所述第一存储单元的漏极和所述第二存储单元的源极电学连接，所述第二位线译码电路的第一端与所述第二存储单元的漏极电学连接，所述灵敏放大器与所述第一位线译码电路的第二端电学连接，适于对流经所述第一位线译码电路的读电流进行放大，所述第一电压跟随电路的输入端与所述第一位线译码电路的第二端电学连接，输出端与所述第二位线译码电路的第二端电学连接，其中，所述电压跟随电路输出端的电压小于输入端的电压。通常地，对所述第一存储单元的数据读取过程中，流经所述第一位线译码电路的电流大于流经第二位线译码电路的电流，而由于所述电压跟随电路输出端的电压小于输入端的电压，则经所述第一位线译码电路和所述第二位线译码电路分压后，所述第二存储单元的源极和漏极的电压可以基本相等。因此，减小或者消除了在对所述第一存储单元的数据读取过程中经由所述第二存储单元的漏电流，使得所述灵敏放大器检测到的电流与流经所述第一存储单元的电流相近或相等。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

需要说明的是，提供这些附图的目的是有助于理解本发明的实施例，而不应解释为对本发明的不当的限制。为了更清楚起见，图中所示尺寸并未按比例绘制，可能会做放大、缩小或其他改变。

参考图1，图1示出了本发明一实施例的存储器电路的结构示意图。所述存储器电路包括第一存储单元10a和第二存储单元10b，所述第一存储单元10a和所述第二存储单元10b分别包括源极和漏极(未标示)；第一位线译码电路20a，所述第一位线译码电路20a的第一端与所述第一存储单元10a的漏极和所述第二存储单元10b的源极电学连接；第二位线译码电路20b，所述第二位线译码电路20b的第一端与所述第二存储单元10b的漏极电学连接；灵敏放大器30，所述灵敏放大器30与所述第一位线译码电路20a的第二端电学连接，适于对流经所述第一位线译码电路20a的读电流进行放大；第一电压跟随电路40a，所述第一电压跟随电路40a的输入端与所述第一位线译码电路20a的第二端电学连接，输出端与所述第二位线译码电路20b的第二端电学连接，其中，所述第一电压跟随电路40a输出端的电压小于输入端的电压。

本实施例中，所述存储器电路还包括第三存储单元10c、第四存储单元10d、第二电压跟随电路40b、第三位线译码电路20c和第四位线译码电路20d，其中，所述第三存储单元10c的源极与所述第二存储单元10b的漏极电学连接，所述第四存储单元10d的源极与所述第三存储单元10c的漏极电学连接；所述第二电压跟随电路40b的输入端与所述第一位线译码电路20a的第二端电学连接；所述第三位线译码电路20c的第一端与所述第三存储单元10c的漏极连接，第二端与所述第二电压跟随电路40b的输出端连接；所述第四位线译码电路20d的第一端与所述第一存储单元10a的源极连接，第二端接地。

本实施例中，所述第一存储单元10a、所述第二存储单元10b、所述第三存储单元10c和所述第四存储单元10d为分栅式闪存。具体地，参考图2，图2示出了本发明实施例的分栅式闪存的结构示意图。具体地，所述分栅式闪存包括，半导体衬底100；位于所述半导体衬底100表面间隔排列的第一存储位150和第二存储位160；填充满所述第一存储位150和第二存储位160之间沟槽的栅极140，所述栅极140后续与字线连接，所述栅极140与第一存储位150、第二存储位160和半导体衬底100之间形成有隧穿氧化层170；位于所述半导体衬底100内且位于所述第一存储位150一侧的源极120和位于所述第二存储位160一侧的漏极130，所述源极120通过导电插塞(未图示)后续与位于存储单元一侧的位线相连接，所述漏极130通过导电插塞(未图示)与位于所述存储单元另一侧的位线相连接。其中，所述第一存储位140包括位于所述半导体衬底100上的第一浮栅152、位于所述第一浮栅152上的第一控制栅151和覆盖所述第一浮栅152、第一控制栅151的第一侧墙153，所述第一浮栅152与半导体衬底100之间具有绝缘层相隔离，所述第一浮栅152也与第一控制栅151之间具有绝缘层相隔离，所述第一控制栅151后续与第一控制线相连接；所述第二存储位单元160包括位于所述半导体衬底100上的第二浮栅162、位于所述第二浮栅162上的第二控制栅161和覆盖所述第二浮栅162、第二控制栅161的第二侧墙163，所述第二浮栅162与半导体衬底100之间具有绝缘层相隔离，所述第二浮栅162也与第二控制栅161之间具有绝缘层相隔离，所述第二控制栅161后续与第二控制线相连接。

参考图2，以下对本发明实施例的分栅式闪存的读取操作进行描述。例如，当对如图2所述分栅式闪存的第一存储位150进行读取操作时，对所述栅极140施加大于阈值电压的字线读取电压；对所述源极120施加第一位线电压，对所述漏极130施加第二位线电压，所述第二位线电压大于所述第一位线电压；并对所述第一控制栅151施加第一控制线电压，对所述第二控制栅161施加第二控制线电压，所述第二控制线电压大于阈值电压。此时，所述栅极140下方的半导体100内的沟道区被开启，所述第二存储位160对应的沟道区也被打开，则所述存储单元中是否存在电流取决于所述第一存储位150对应的沟道区是否被打开。通过选择合适的第一控制线电压，使得所述第一存储位150对应的沟道是否被打开取决于第一存储位150的浮栅152中是否有电子，从而可以获得所述第一存储位150单元中的存储信息为“0”或“1”，完成对第一存储位单元的读取操作。

需要说明的是，本发明对所述存储单元的结构不做限定，在其他实施例中，所述存储单元还可以为单层闪存结构或者堆叠式闪存结构。

同时参考图1和图2，本实施例中，所述第一存储单元10a、所述第二存储单元10b、所述第三存储单元10c和所述第四存储单元10d的栅极连接字线WL，第一存储位150的第一控制栅151连接第一控制线CG1，第二存储位160的第二控制栅161连接第二控制线CG2。需要说明的是，在具体的闪存存储单元阵列中，每一条字线WL可以控制的存储单元的数量不限于4个，例如，还可以为8个或者16等等。

参考图1，本实施例中，所述第一位线译码电路20a、所述第二位线译码电路20b、所述第三位线译码电路20c和所述第四位线译码电路20d分别包括第四NMOS晶体管和第五NMOS晶体管(未标示)，其中，所述第四NMOS晶体管的漏极作为位线译码电路的第一端，源极与第五NMOS晶体管的漏极连接；所述第五NMOS晶体管的源极接地；所述第四NMOS晶体管和所述第五NMOS晶体管的栅极分别接入第一位线选择电压Y0和第二位线选择电压Y1。

本实施例中，所述灵敏放大器30与所述第一位线译码电路20a的第二端电学连接，用于对流经所述第一位线译码电路20a的读电流进行放大，可以将流经所述第一位线译码电路20a微小信号差放大为标准的逻辑“0”和“1”，然后输出。所述灵敏放大器30的具体实施方式可以参考现有技术，在此不再赘述。

以下通过对图1中第一存储单元10a的第一存储位150的读取过程的描述，来说明本发明技术方案的优点。

在现有技术中，对所述第一存储单元10a的第一存储位150进行读取操作时，对所述字线WL施加大于阈值电压的字线读取电压，Y0和Y1也施加大于第四NMOS晶体管和第五NMOS晶体管阈值的电压，所述第一位线译码电路20a和第四位线译码电路20d导通，在所述第一位线译码电路20a的第二端，即如图2所示的D点施加第一位线电压，在所述第四位线译码电路20d的第二端施加第四位线电压，所述第一位线电压大于所述第四位线电压。例如，所述第一位线电压为0.8V，所述第四位线电压为接地。此外，还对所述第一存储单元10a的第一存储位150的栅极施加第一控制线电压CG0，对所述第一存储单元10a的第二存储位(未标示)的栅极施加第二控制线电压CG1，所述第二控制线电压CG1大于阈值电压。所述灵敏放大器30探测流经所述第一存储单元10a的电流来判断所述第一存储单元10a的第一存储位150是否存储有电荷，从而获得所述第一存储位150单元中的存储信息为“0”或“1”，完成对所述第一存储单元10a的第一存储位150的读取操作。

但是，参考图1，现有技术中，通常通过第一电压跟随电路40a和第二电压跟随电路40b分别将所述第二位线译码电路20b的第二端P1点和第三位线译码电路20c的第二端P2点电压钳制在与所述第一位线译码电路20a的第二端D相同的电压。例如，P1点和P2点的电压也为0.8V。那么在对所述第一存储单元10a的第一存储位150的读取过程中，所述第一位线译码电路20a和第二位线译码电路20b都有电流流过，流经所述第一位线译码电路20a的电流I_sense较大，在所述第二存储单元20b的源极M和漏极N之间存在电压差，M点的电压小于N点电压。例如，M点的电压为0.7V，N点的电压为0.75V。若此时第二存储单元10b的沟道也导通，则存在流经所述第二存储单元10的漏电流I_leak。此时灵敏放大器30读取到的电流I_sense并不等于流经所述所述第一存储单元10a的电流I_cella，而是小于I_cella，即，I_sense＝I_cella-I_leak，影响了对所述第一存储单元10a的第一存储位150读余量，可能导致读出错误。

本实施例中，通过对所述第一电压跟随电路40a进行改进，使得所述第一电压跟随电路40a输出端的电压小于输入端的电压，参考图1，也就是P1点的电压小于D点的电压。例如，使得所述低压电压跟随器电路40输出端P1的电压小于输入端D的电压0.01V至0.3V。

具体地，参考图3，图3示出了本发明实施例的第一电压跟随电路40a的结构示意图。所述第一电压跟随电路40a包括第一电流源I1、第二电流源I2、第一PMOS晶体管Mp1、第二PMOS晶体管Mp2、第一NMOS晶体管Mn1、第二NMOS晶体管Mn2和第三NMOS晶体管Mn3，其中所述第一电流源I1的第一端接电源电压，第二端分别连接所述第一PMOS晶体管Mp1和所述第二PMOS晶体管Mp2的源极；所述第一PMOS晶体管Mp1的栅极连接所述第二位线译码电路10b的第二端P1，漏极连接所述第一NMOS晶体管Mn1的漏极和栅极；所述第二PMOS晶体管Mp2的栅极连接所述第一位线译码电路10a的第二端D作为输入端，漏极连接所述第二NMOS晶体管Mn2的漏极；所述第一NMOS晶体管Mn1和所述第二NMOS晶体管Mn2的栅极互相连接，且源极分别接地；所述第二电流源I2的第一端接电源电压，第二端连接所述第二位线译码电路10b的第二端P1和所述第三NMOS晶体管Mn3的漏极作为输出端；所述第三NMOS晶体管Mn3的栅极连接所述第二PMOS晶体管Mp2的漏极和所述第二NMOS晶体管Mn2的漏极，源极接地。

本实施例中，所述第一PMOS晶体管Mp1的宽长比小于所述第二PMOS晶体管Mp2的宽长比，所述第一PMOS晶体管Mp1的驱动能力小于所述第一PMOS晶体管Mp2的驱动能力。由于所述第一PMOS晶体管Mp1和所述第一NMOS晶体管Mn1与所述第二PMOS晶体管Mp2和所述第二NMOS晶体管Mn2构成镜像电路，且所述第一PMOS晶体管Mp1的栅极连接P1点，第二PMOS晶体管MP2的栅极连接D点，则可以使得P1点的电压小于D点的电压，即使得所述第一电压跟随电路40a输出端P1的电压小于输入端D的电压。例如，所述第一电压跟随器电路40a输入端的电压为0.8V，而输出端的电压为0.75V。则后续对所述第一存储单元10a的第一存储位150进行读取操作时，经过所述第一位线译码电路20a和第二位线译码电路20b的分压后，可以使得所述第二存储单元20b的源极M和漏极N之间的电压差减小。较佳地，在一些实施例中，可以通过对所述第一PMOS晶体管Mp1和所述第二PMOS晶体管Mp2的宽长比的调节，使得所述第二存储单元20b的源极M和漏极N之间的电压大概相等，消除或者减小了流经所述第二存储单元20b的漏电流。例如，可以使得D点电压为0.8V，经所述第一位线译码电路20a的分压后，M点的电压为0.7V；P1点电压为0.75V，经所述第二位线译码电路20b分压后，N点的电压也为0.7V。

在其他一些实施例中，还可以通过对所述第一PMOS晶体管Mp1和所述第二PMOS晶体管Mp2的宽长比的调节，使得所述第二存储单元20b的源极M的电压大于漏极N的电压。

在其他一些实施例中，还可以设置所述第二电压跟随电路40b的结构与所述第一点跟随电路40a的结构相同或相似，使得所述第二电压跟随电路40b的输出端的电压小于输入端的电压，即所述第三位线译码电路20c的第二端P2点的电压也小于D点的电压，进一步减小漏电流。

总之，本发明通过设置所述第一PMOS晶体管Mp1和所述第二PMOS晶体管Mp2的宽长比，在对所述第一存储单元10a的读取过程中，参考图1，调节了D点、P1点和P2点的偏置电压，减小了侧边漏电流，使得灵敏放大器30的探测电流I_sense更接近流经第一存储单元10a的电流，提高了数据读取过程中的准确性。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims

1.一种存储器电路，其特征在于，包括：

第一存储单元和第二存储单元，所述第一存储单元和第二存储单元分别包括源极和漏极；

第一位线译码电路，所述第一位线译码电路的第一端与所述第一存储单元的漏极和所述第二存储单元的源极电学连接；

第二位线译码电路，所述第二位线译码电路的第一端与所述第二存储单元的漏极电学连接；

灵敏放大器，所述灵敏放大器与所述第一位线译码电路的第二端电学连接，适于对流经所述第一位线译码电路的读电流进行放大；

第一电压跟随电路，所述第一电压跟随电路的输入端与所述第一位线译码电路的第二端电学连接，输出端与所述第二位线译码电路的第二端电学连接，

其中，所述第一电压跟随电路输出端的电压小于输入端的电压；所述第一电压跟随电路输出端的电压小于输入端电压0.01V至0.3V。

2.如权利要求1所述的存储器电路，其特征在于，所述第一电压跟随电路包括第一电流源、第二电流源、第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管和第三NMOS晶体管，其中

所述第一电流源的第一端接电源电压，第二端分别连接所述第一PMOS晶体管和所述第二PMOS晶体管的源极；

所述第一PMOS晶体管的栅极连接所述第二位线译码电路的第二端，漏极连接所述第一NMOS晶体管的漏极和栅极；

所述第二PMOS晶体管的栅极连接所述第一位线译码电路的第二端，漏极连接所述第二NMOS晶体管的漏极；

所述第一NMOS晶体管和所述第二NMOS晶体管的栅极互相连接，且源极分别接地；

所述第二电流源的第一端接电源电压，第二端连接所述第二位线译码电路的第二端和所述第三NMOS晶体管的漏极；

所述第三NMOS晶体管的栅极连接所述第二PMOS晶体管的漏极和所述第二NMOS晶体管的漏极，源极接地。

3.如权利要求2所述的存储器电路，其特征在于，所述第一PMOS晶体管的宽长比小于所述第二PMOS晶体管的宽长比。

4.如权利要求1所述的存储器电路，其特征在于，还包括第三存储单元、第四存储单元、第二电压跟随电路、第三位线译码电路和第四位线译码电路，其中，所述第三存储单元的源极与所述第二存储单元的漏极电学连接，所述第四存储单元的源极与所述第三存储单元的漏极电学连接；

所述第二电压跟随电路的输入端与所述第一位线译码电路的第二端电学连接；

所述第三位线译码电路的第一端与所述第三存储单元的漏极连接，第二端与所述第二电压跟随电路的输出端连接；

所述第四位线译码电路的第一端与所述第一存储单元的源极连接，第二端接地。

5.如权利要求4所述的存储器电路，其特征在于，所述第一存储单元、所述第二存储单元、所述第三存储单元和所述第四存储单元为分栅式闪存，所述分栅式闪存包括：

半导体衬底；

位于所述半导体衬底上的栅极；

位于所述栅极两侧的第一存储位和第二存储位，所述第一存储位包括第一浮栅、第一控制栅、和覆盖所述第一浮栅和所述第一控制栅的第一侧墙，所述第二存储位包括第二浮栅、第二控制栅、和覆盖所述第二浮栅和所述第二控制栅的第二侧墙；

位于所述第一存储位、所述第二存储位和所述半导体衬底与所述栅极之间的隧穿氧化层；

位于所述第一存储位远离所述栅极一侧的半导体衬底内的源极；以及

位于所述第二存储位远离所述栅极一侧的半导体衬底内的漏极。

6.如权利要求5所述的存储器电路，其特征在于，所述第一存储单元、所述第二存储单元、所述第三存储单元和所述第四存储单元的栅极连接字线，第一存储位的第一控制栅连接第一控制线，第二存储位的第二控制栅连接第二控制线。

7.如权利要求4所述的存储器电路，其特征在于，所述第一位线译码电路、所述第二位线译码电路、所述第三位线译码电路和所述第四位线译码电路分别包括第四NMOS晶体管和第五NMOS晶体管，其中，所述第四NMOS晶体管的漏极作为位线译码电路的第一端，源极与第五NMOS晶体管的漏极连接；所述第五NMOS晶体管的源极接地；所述第四NMOS晶体管和所述第五NMOS晶体管的栅极分别接入第一位线选择电压和第二位线选择电压。