CN105655322B - 闪存译码电路测试方法 - Google Patents

Abstract

一种闪存译码电路测试方法，闪存译码电路包括：呈m行n列阵列排布的存储单元，其中m和n为正偶数；同一列中，从第一个存储单元开始，每相邻两个存储单元为一个镜像对称结构，一个镜像对称结构的两个存储单元连接同一条字线；闪存译码电路测试方法包括：将m行n列存储单元全部划分为呈2s行s列阵列；按以下次序对相应的行译码器和列译码器进行测试：对第k列第2k‑1行所在存储单元对应的行译码器和列译码器进行测试；对第k列第2k行所在存储单元对应的行译码器和列译码器进行测试；其中，s为正整数，2s小于等于m且2s小于等于n，k为1至s的整数。所述测试方法能够对具有镜像对称结构的存储单元阵列进行全面有效的测试。

Description

闪存译码电路测试方法

技术领域

本发明涉及半导体制造领域，尤其涉及一种闪存译码电路测试方法。

背景技术

集成电路产品主要可分为三大类型：逻辑、存储器和模拟电路。其中存储器包括例如随机存储器(RAM)、动态随机存储器(DRAM)、只读存储器(ROM)、可擦除可编程只读存储器(EPROM)、快闪存储器(FLASH，简称闪存)和铁电存储器(FRAM)等。存储器中，闪存的发展尤为迅速。它的主要特点是在不加电的情况下能长期保持存储的信息，具有集成度高、较快的存取速度和易于擦除等多项优点，因而在微机、自动化控制等多项领域得到了广泛的应用。各种各样的闪存中，可以分为两种类型：叠栅器件和分栅器件，叠栅器件的存储单元具有浮栅和控制栅等结构。

将译码器与其闪存存储单元集成后，需要对闪存存储单元和译码器的组合译码电路进行充分和可靠测试。然而，现有测试方法无法对具有镜像存储单元结构的译码电路进行全面有效的测试。

发明内容

本发明解决的问题是提供一种新的闪存译码电路测试方法，从而对具有镜像存储单元结构的译码电路进行全面有效的测试。

为解决上述问题，本发明提供一种闪存译码电路测试方法，闪存译码电路包括：呈m行n列阵列排布的存储单元，其中m和n为正偶数；同一列中，从第一个所述存储单元开始，每相邻两个所述存储单元为一个镜像对称结构，一个所述镜像对称结构的两个所述存储单元连接同一条字线；每个所述存储单元都连接其所在行的行译码器和其所在列的列译码器；闪存译码电路测试方法包括：将m行n列所述存储单元全部划分为呈2s行s列阵列，在划分过程中，每次划分出的阵列都为剩余所述存储单元能够划分出的最大2s行s列阵列；对每个2s行s列阵列都进行测试，从第一列所述存储单元开始至第s列所述存储单元，按以下次序对相应的所述行译码器和所述列译码器进行测试：对第k列第2k-1行所在存储单元对应的所述行译码器和所述列译码器进行测试；对第k列第2k行所在存储单元对应的所述行译码器和所述列译码器进行测试；其中，s为正整数，2s小于等于m且2s小于等于n，k为1至s的整数。

可选的，在对第k列第2k-1行所在存储单元对应的所述行译码器和所述列译码器进行测试包括：对第k列第2k-1行所在存储单元写入“0；对第k列第2k-1行所在存储单元进行读出操作；在对第k列第2k行所在存储单元对应的所述行译码器和所述列译码器进行测试包括：对第k列第2k行所在存储单元写入“0”；对第k列第2k行所在存储单元进行读出操作。

可选的，对第k列第2k-1行所在存储单元写入“0”的过程包括：对第k列第2k-1行所在存储单元所连接的控制栅线加第一控制电压；对第k列第2k行所在存储单元所连接的控制栅线加第二控制电压；所述第一控制电压大于所述第二控制电压；对第k列第2k-1行所在存储单元所连接的位线加第一位线电压；对第k列第2k行所在存储单元所连接的位线加第二位线电压；所述第一位线电压大于所述第二位线电压；对所述字线加第一字线电压。

可选的，所述第一控制电压为7V～10V，所述第二控制电压为5V～7V，所述第一位线电压为4V～7V，所述第二位线电压为0V，所述第一字线电压为2V～4V。

可选的，对第k列第2k行所在存储单元写入“0”的过程包括：对第k列第2k-1行所在存储单元所连接的控制栅线加第三控制电压；对第k列第2k行所在存储单元所连接的控制栅线加第四控制电压；所述第三控制电压小于所述第四控制电压；对第k列第2k-1行所在存储单元所连接的位线加第三位线电压；对第k列第2k行所在存储单元所连接的位线加第四位线电压；所述第三位线电压小于所述第四位线电压；对所述字线加第二字线电压。

可选的，所述第三控制电压为5V～7V，所述第四控制电压为7V～10V，所述第一位线电压为0V，所述第二位线电压为4V～7V，所述第二字线电压为2V～4V。

可选的，对第k列第2k-1行所在存储单元进行读出操作的过程包括：对第k列第2k-1行所在存储单元所连接的控制栅线加第五控制电压；对第k列第2k行所在存储单元所连接的控制栅线加第六控制电压；所述第五控制电压小于所述第六控制电压；对第k列第2k-1行所在存储单元所连接的位线加第五位线电压；对第k列第2k行所在存储单元所连接的位线加第六位线电压；所述第五位线电压小于所述第六位线电压；对所述字线加第三字线电压。

可选的，所述第五控制电压为0V，所述第六控制电压为4V～7V，所述第五位线电压为0V，所述第六位线电压为0.5V～2V，所述第三字线电压为3V～6V。

可选的，对第k列第2k行所在存储单元进行读出操作的过程包括：对第k列第2k-1行所在存储单元所连接的控制栅线加第七控制电压；对第k列第2k行所在存储单元所连接的控制栅线加第八控制电压；所述第七控制电压大于所述第八控制电压；对第k列第2k-1行所在存储单元所连接的位线加第七位线电压；对第k列第2k行所在存储单元所连接的位线加第八位线电压；所述第七位线电压大于所述第八位线电压；对所述字线加第四字线电压。

可选的，所述第七控制电压为4V～7V，所述第八控制电压为0V，所述第七位线电压为0.5V～2V，所述第八位线电压为0V，所述第四字线电压为3V～6V。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的技术方案中，将m行n列所述存储单元全部划分为呈2s行s列阵列，在划分过程中，每次划分出的阵列都为剩余所述存储单元能够划分出的最大2s行s列阵列；然后，对每个2s行s列阵列都进行测试，从第一列所述存储单元开始至第s列所述存储单元，按以下次序对相应的所述行译码器和所述列译码器进行测试：对第k列第2k-1行所在存储单元对应的所述行译码器和所述列译码器进行测试；对第k列第2k行所在存储单元对应的所述行译码器和所述列译码器进行测试；其中，s为正整数，2s小于等于m且2s小于等于n，k为1至s的整数。采用上述测试方法，能够对具有镜像存储单元结构的译码电路进行全面有效的测试。

附图说明

图1是现有闪存译码电路测试方法对应测试图案示意图；

图2是闪存存储单元具有镜像对称结构时的俯视结构示意图；

图3是图2所示闪存存储单元阵列对应的电路结构示意图；

图4是本发明实施例提供的闪存译码电路测试方法对应测试图案示意图。

具体实施方式

现有闪存存储单元通常是以阵列方式一一排布，如图1所示，各行与各列中的每一个点代表一个闪存存储单元，这种结构可以通过测试整个闪存存储单元阵列对角线所示的一条对角线被编程时，即一种数据图型被输入和读取，并且此后整个存储器被读取时，X译码器(行译码器)和Y译码器(列译码器)的正确功能都被全部测试。

当闪存存储单元结构是一种镜像对称结构(亦即上述镜像存储单元结构)时，现有的对角线测试方法不能够有效地扫描测试全部行和列的译码器。

具体的，如图2和图3所示，当闪存存储单元具有镜像对称结构时，同一行中，每上下相邻两个存储单元组成一个镜像对称结构，即第一列第一个存储单元和第二个存储单元为一个镜像对称结构，第三个存储单元和第四个存储单元为一个镜像对称结构，其它存储单元以此类推。其它列存储单元与第一列存储单元的结构类似。存储单元阵列中包括有多条控制栅线、多条位线和多条字线。每一行的所述存储单元的栅极连接在一条控制栅线上。但是，对于存储单元具有镜像对称结构时，同一列中相邻两行的所述存储单元连接在同一条字线，所述字线用于控制是否对所述存储单元进行读取。而且，同一列的所述存储单元中，全部镜像对称结构的第一个存储单元的源极连接在一条位线，全部镜像对称结构的第二个存储单元的源极连接在二条位线。

这种情况下，如果采用图1所示的测试方法，则其对角线地址译码方式是(X0，Y0)、(X1，Y1)、(X2，Y2)和(X3，Y3)等，以此一直延伸下去。其中，Xi代表的是存储单元在整个阵列中的行坐标，i所对应的整数即为存储单元所在行数减去1得到的整数，同样的，Yj代表的是存储单元在整个阵列中的列坐标，j所对应的整数即为存储单元所在列数减去1得到的整数。

图2标注出两个存储单元，分别为存储单元C1和存储单元C2。存储单元C1对应的行地址线为X0，对应的列地址线为Y0，存储单元C2对应的行地址线为X1，对应的列地址线也为Y0。结合图2和图3可知，存储单元C1的源极连接位线BL0，存储单元C2的源极连接位线BL1。存储单元C1和存储单元C2的漏极都连接至字线WL0。存储单元C1的栅极和第一行其它所述存储单元的栅极一起连接控制栅线CG0上，存储单元C2的栅极和第二行其它所述存储单元的栅极一起连接控制栅线CG1上。

根据上面各结构的描述可知，对于图2和图3所示闪存存储单元阵列结构，如果采用传统的对角线地址译码测试，只能检测到一半的地址译码电路。这是因为，前面提到的镜像结构的存在，导致一列中上下两个相邻存储单元共用一条字线，但是它们的位线是不同的，即它们各自连接一条位线(存储单元C1的源极连接位线BL0，存储单元C2的源极连接位线BL1)；如果采用传统对角线地址译码的测试方法，每个镜像结构中都只有其中一个存储单元对应的译码电路(行译码器和列译码器)得到测试，而另一个存储单元对应的译码电路未得到测试(例如存储单元C1对应译码电路得到测试，而存储单元C2对应译码电路未得到测试)，造成所述方法只能检测到一半的译码电路。

为此，本发明提出一种新的测试方法，以对具有镜像对称结构存储单元的闪存中，各个存储单元的行和列对应的译码器进行全面而有效的扫描测试。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

本发明实施例提供一种闪存译码电路测试方法，其中，闪存译码电路包括：呈m行n列阵列排布的存储单元，其中m和n为正偶数；同一列中，第一个所述存储单元开始，每相邻两个所述存储单元为一个镜像对称结构；一个所述镜像对称结构的两个所述存储单元连接同一条字线；每个所述存储单元都连接其所在行的行译码器和其所在列的列译码器。

图4显示了当m和n均等于4时的存储单元阵列。(X0，Y0)、(X1，Y1)、(X2，Y2)和(X3，Y3)的坐标中，Xi代表的是存储单元在整个阵列中的行坐标，i所对应的整数即为存储单元所在行数减去1得到的整数，同样的，Yj代表的是存储单元在整个阵列中的列坐标，j所对应的整数即为存储单元所在列数减去1得到的整数。

闪存译码电路测试方法包括：将m行n列所述存储单元全部划分为呈2s行s列阵列，在划分过程中，每次划分出的阵列都为剩余所述存储单元能够划分出的最大2s行s列阵列；在测试时，从第一列所述存储单元开始至第s列所述存储单元，按以下次序对相应的所述行译码器和所述列译码器进行测试：对第k列第2k-1行所在存储单元对应的所述行译码器和所述列译码器进行测试；对第k列第2k行所在存储单元对应的所述行译码器和所述列译码器进行测试；其中，s为正整数，2s小于等于m且2s小于等于n，k为1至s的整数。根据上述描述可知，第k列第2k-1行所在存储单元和第k列第2k行所在存储单元为一个所述镜像对称结构。

本实施例中，m和n均等于4，可以将全部4行4列所述存储单元划分为两个4行2列阵列。图4中，用虚线框(未标注)包围两个4行2列阵列。由于本实施例所提供的存储单元阵列与图2和图3所表示的存储单元阵列相同，因此，本实施例所提供的存储单元阵列中，具体的物理结构示意图和对应的电路结构示意图可以参考图2和图3，并且相应的结构及性质可以参考本说明书前述内容。

本发明对每个2s行s列阵列都进行测试，也就是说，对两个4行2列阵列都进行测试。但本实施例中，仅对其中一个(左边虚线框所包围这个)4行2列阵列的测试过程进行说明，另一个4行2列阵列的测试过程完全不同，不再赘述。

在对左边虚线框所包围4行2列阵列进行测试的过程中，本实施例具体的，对k等于1对应的结构进行测试，即对第1列第1行所在存储单元对应的所述行译码器和所述列译码器进行测试，然后对第1列第2行所在存储单元对应的所述行译码器和所述列译码器进行测试。进行完成k等于1的测试后，对k等于2对应的结构进行测试，即对第2列第3行所在存储单元对应的所述行译码器和所述列译码器进行测试，然后对第2列第4行所在存储单元对应的所述行译码器和所述列译码器进行测试。

在对第k列第2k-1行所在存储单元对应的所述行译码器和所述列译码器进行测试包括：对第k列第2k-1行所在存储单元写入“0”；对第k列第2k-1行所在存储单元进行读出操作。

例如，k等于1对应的结构进行测试时，对第1列第1行所在存储单元写入“0”；对第1列第1行所在存储单元进行读出操作。

在对第k列第2k行所在存储单元对应的所述行译码器和所述列译码器进行测试包括：对第k列第2k行所在存储单元写入“0”；对第k列第2k行所在存储单元进行读出操作。

例如，k等于1对应的结构进行测试时，在对第1列第2行所在存储单元对应的所述行译码器和所述列译码器进行测试包括：对第1列第2行所在存储单元写入“0”；对第1列第2行所在存储单元进行读出操作。

在上述过程中，对第k列第2k-1行所在存储单元写入“0”包括：对第k列第2k-1行所在存储单元所连接的控制栅线加第一控制电压；对第k列第2k行所在存储单元所连接的控制栅线加第二控制电压；所述第一控制电压大于所述第二控制电压；对第k列第2k-1行所在存储单元所连接的位线加第一位线电压；对第k列第2k行所在存储单元所连接的位线加第二位线电压；所述第一位线电压大于所述第二位线电压；对所述字线加第一字线电压。

例如，对第1列第1行所在存储单元写入“0”包括：对第1列第1行所在存储单元所连接的控制栅线加第一控制电压；对第1列第2行所在存储单元所连接的控制栅线加第二控制电压；所述第一控制电压大于所述第二控制电压；对第1列第1行所在存储单元所连接的位线加第一位线电压；对第1列第2行所在存储单元所连接的位线加第二位线电压；所述第一位线电压大于所述第二位线电压；对所述字线加第一字线电压。

本实施例中，所述第一控制电压可以为7V～10V，所述第二控制电压可以为5V～7V，所述第一位线电压可以为4V～7V，所述第二位线电压可以为0V，所述第一字线电压可以为2V～4V。

在上述过程中，对第k列第2k行所在存储单元写入“0”的过程包括：对第k列第2k-1行所在存储单元所连接的控制栅线加第三控制电压；对第k列第2k行所在存储单元所连接的控制栅线加第四控制电压；所述第三控制电压小于所述第四控制电压；对第k列第2k-1行所在存储单元所连接的位线加第三位线电压；对第k列第2k行所在存储单元所连接的位线加第四位线电压；所述第三位线电压小于所述第四位线电压；对所述字线加第二字线电压。

例如，在上述过程中，对第1列第2行所在存储单元写入“0”的过程包括：对第1列第1行所在存储单元所连接的控制栅线加第三控制电压；对第1列第2行所在存储单元所连接的控制栅线加第四控制电压；所述第三控制电压小于所述第四控制电压；对第1列第1行所在存储单元所连接的位线加第三位线电压；对第1列第2行所在存储单元所连接的位线加第四位线电压；所述第三位线电压小于所述第四位线电压；对所述字线加第二字线电压。本实施例中，所述第三控制电压可以为5V～7V，所述第四控制电压可以为7V～10V，所述第一位线电压可以为0V，所述第二位线电压可以为4V～7V，所述第二字线电压可以为2V～4V。

在上述过程中，对第k列第2k-1行所在存储单元进行读出操作的过程包括：对第k列第2k-1行所在存储单元所连接的控制栅线加第五控制电压；对第k列第2k行所在存储单元所连接的控制栅线加第六控制电压；所述第五控制电压小于所述第六控制电压；对第k列第2k-1行所在存储单元所连接的位线加第五位线电压；对第k列第2k行所在存储单元所连接的位线加第六位线电压；所述第五位线电压大于所述第六位线电压；对所述字线加第三字线电压。

例如，对第2列第3行所在存储单元进行读出操作的过程包括：对第2列第3行所在存储单元所连接的控制栅线加第五控制电压；对第2列第4行所在存储单元所连接的控制栅线加第六控制电压；所述第五控制电压小于所述第六控制电压；对第2列第3行所在存储单元所连接的位线加第五位线电压；对第2列第4行所在存储单元所连接的位线加第六位线电压；所述第五位线电压小于所述第六位线电压；对所述字线加第三字线电压。

本实施例中，所述第五控制电压可以为0V，所述第六控制电压可以为4V～7V，所述第五位线电压可以为0V，所述第六位线电压可以为0.5V～2V，所述第三字线电压可以为3V～6V。

在上述过程中，对第k列第2k行所在存储单元进行读出操作的过程包括：对第k列第2k-1行所在存储单元所连接的控制栅线加第七控制电压；对第k列第2k行所在存储单元所连接的控制栅线加第八控制电压；所述第七控制电压大于所述第八控制电压；对第k列第2k-1行所在存储单元所连接的位线加第七位线电压；对第k列第2k行所在存储单元所连接的位线加第八位线电压；所述第七位线电压大于所述第八位线电压；对所述字线加第四字线电压。

例如，对第2列第4行所在存储单元进行读出操作的过程包括：对第2列第3行所在存储单元所连接的控制栅线加第七控制电压；对第2列第4行所在存储单元所连接的控制栅线加第八控制电压；所述第七控制电压大于所述第八控制电压；对第2列第3行所在存储单元所连接的位线加第七位线电压；对第2列第4行所在存储单元所连接的位线加第八位线电压；所述第七位线电压大于所述第八位线电压；对所述字线加第四字线电压。本实施例中，所述第七控制电压可以为4V～7V，所述第八控制电压可以为0V，所述第七位线电压可以为0.5V～2V，所述第八位线电压可以为0V，所述第四字线电压可以为3V～6V。

假设十六个存储单元呈四行四列阵列排布，每一列中第一行和第二行的两个存储单元为镜像对称结构，它们连接同一条字线；每一列中第三行和第四行的两个存储单元也为镜像对称结构，它们连接同一条字线。此时，如果采用传统方法进行测试，其仅会测试第一行第一列对应存储单元的译码电路，第二行第二列对应存储单元的译码电路，第三行第三列对应存储单元的译码电路，以及第四行第四列对应存储单元的译码电路。然而，仅测试这四个存储单元的译码电路是不全面的。因为此时对于上述各镜像对称结构的存在，因此，对于同一列而言，是需要对镜像对称结构的两个对应存储单元都进行测试的。因此，当采用本实施例所提供的闪存译码电路测试方法时，则会进行以下步骤：

将呈四行四列阵列排布的十六个存储单元全部划分为呈2s行s列阵列，由于划分出的阵列都为剩余所述存储单元能够划分出的最大2s行s列阵列，因此可知，这十六个存储单元恰好划分成两个呈四行两列分布的阵列。对第一个四行两列分布的阵列中进行测试，具体为，对第一行第一列存储单元对应的行译码器和列译码器进行测试，然后对第二行第一列存储单元对应的行译码器和列译码器进行测试，之后，对第三行第二列存储单元对应的行译码器和列译码器进行测试，最后对第四行第二列存储单元对应的行译码器和列译码器进行测试。对第二个四行两列分布的阵列中进行测试，具体为，对第一行第三列(此处第三列指在四行四列阵列中的位置，而不是在这个四行两列阵列中的位置)存储单元对应的行译码器和列译码器进行测试，然后对第二行第三列存储单元对应的行译码器和列译码器进行测试，之后，对第三行第四列(此处第四列指在四行四列阵列中的位置，而不是在这个四行两列阵列中的位置)存储单元对应的行译码器和列译码器进行测试，最后对第四行第四列存储单元对应的行译码器和列译码器进行测试。

与传统方法相比，本实施例的方法测试了八个存储单元，对呈镜像对称结构的各存储单元进行全面检测，既避免漏测，又避免重复测量，从而全面有效地进行测试。

本实施例所提供的闪存译码电路测试方法，由于先将具有镜像对称结构的存储单元阵列进行划分，然后根据相应步骤对存储单元进行测试，从而能够将具有镜像对称结构的存储单元阵列进行全面有效地测试。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种闪存译码电路测试方法，闪存译码电路包括：

呈m行n列阵列排布的存储单元，其中m和n为正偶数；

同一列中，从第一个所述存储单元开始，每相邻两个所述存储单元为一个镜像对称结构，一个所述镜像对称结构的两个所述存储单元连接同一条字线；

每个所述存储单元都连接其所在行的行译码器和其所在列的列译码器；

其特征在于，闪存译码电路测试方法包括：

将m行n列所述存储单元全部划分为呈2s行s列阵列，在划分过程中，每次划分出的阵列都为剩余所述存储单元能够划分出的最大2s行s列阵列；

对每个2s行s列阵列都进行测试，从第一列所述存储单元开始至第s列所述存储单元，按以下次序对相应的所述行译码器和所述列译码器进行测试：对第k列第2k-1行所在存储单元对应的所述行译码器和所述列译码器进行测试；

对第k列第2k行所在存储单元对应的所述行译码器和所述列译码器进行测试；

其中，s为正整数，2s小于等于m且2s小于等于n，k为1至s的整数。

2.如权利要求1所述的闪存译码电路测试方法，其特征在于；

在对第k列第2k-1行所在存储单元对应的所述行译码器和所述列译码器进行测试包括：对第k列第2k-1行所在存储单元写入“0”；对第k列第2k-1行所在存储单元进行读出操作；

在对第k列第2k行所在存储单元对应的所述行译码器和所述列译码器进行测试包括：对第k列第2k行所在存储单元写入“0”；对第k列第2k行所在存储单元进行读出操作。

3.如权利要求2所述的闪存译码电路测试方法，其特征在于，对第k列第2k-1行所在存储单元写入“0”的过程包括：

对第k列第2k-1行所在存储单元所连接的控制栅线加第一控制电压；

对第k列第2k行所在存储单元所连接的控制栅线加第二控制电压；

所述第一控制电压大于所述第二控制电压；

对第k列第2k-1行所在存储单元所连接的位线加第一位线电压；

对第k列第2k行所在存储单元所连接的位线加第二位线电压；

所述第一位线电压大于所述第二位线电压；

对全部字线加第一字线电压。

4.如权利要求3所述的闪存译码电路测试方法，其特征在于，所述第一控制电压为7V～10V，所述第二控制电压为5V～7V，所述第一位线电压为4V～7V，所述第二位线电压为0V，所述第一字线电压为2V～4V。

5.如权利要求4所述的闪存译码电路测试方法，其特征在于，对第k列第2k行所在存储单元写入“0”的过程包括：

对第k列第2k-1行所在存储单元所连接的控制栅线加第三控制电压；

对第k列第2k行所在存储单元所连接的控制栅线加第四控制电压；

所述第三控制电压小于所述第四控制电压；

对第k列第2k-1行所在存储单元所连接的位线加第三位线电压；

对第k列第2k行所在存储单元所连接的位线加第四位线电压；

所述第三位线电压小于所述第四位线电压；

对全部字线加第二字线电压。

6.如权利要求5所述的闪存译码电路测试方法，其特征在于，所述第三控制电压为5V～7V，所述第四控制电压为7V～10V，所述第一位线电压为0V，所述第二位线电压为4V～7V，所述第二字线电压为2V～4V。

7.如权利要求6所述的闪存译码电路测试方法，其特征在于，对第k列第2k-1行所在存储单元进行读出操作的过程包括：

对第k列第2k-1行所在存储单元所连接的控制栅线加第五控制电压；

对第k列第2k行所在存储单元所连接的控制栅线加第六控制电压；

所述第五控制电压小于所述第六控制电压；

对第k列第2k-1行所在存储单元所连接的位线加第五位线电压；

对第k列第2k行所在存储单元所连接的位线加第六位线电压；

所述第五位线电压小于所述第六位线电压；

对全部字线加第三字线电压。

8.如权利要求7所述的闪存译码电路测试方法，其特征在于，所述第五控制电压为0V，所述第六控制电压为4V～7V，所述第五位线电压为0V，所述第六位线电压为0.5V～2V，所述第三字线电压为3V～6V。

9.如权利要求8所述的闪存译码电路测试方法，其特征在于，对第k列第2k行所在存储单元进行读出操作的过程包括：

对第k列第2k-1行所在存储单元所连接的控制栅线加第七控制电压；

对第k列第2k行所在存储单元所连接的控制栅线加第八控制电压；

所述第七控制电压大于所述第八控制电压；

对第k列第2k-1行所在存储单元所连接的位线加第七位线电压；

对第k列第2k行所在存储单元所连接的位线加第八位线电压；

所述第七位线电压大于所述第八位线电压；

对全部字线加第四字线电压。

10.如权利要求9所述的闪存译码电路测试方法，其特征在于，所述第七控制电压为4V～7V，所述第八控制电压为0V，所述第七位线电压为0.5V～2V，所述第八位线电压为0V，所述第四字线电压为3V～6V。