CN104835523B - 电流检测电路及半导体存储装置 - Google Patents

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Abstract

本发明提供一种电流检测电路及半导体存储装置，该电流检测电路能够高速地检测出流过微细的位线构造的电流。本发明的分页缓冲器/感测电路(170)包括：晶体管(TP3)，在预充期间中对节点(SNS)预充电，在放电期间中供给被设定好目标的定电流给节点(SNS)；晶体管(TN3)，根据预充电至节点(SNS)的电压对位线预充电；晶体管(TP2)，连接至节点(SNS)。晶体管(TP2)在放电期间，检测出是否有比晶体管(TP3)供给的定电流大的电流从位线放电，并输出检测结果至节点(SENSE)。

Description

电流检测电路及半导体存储装置
技术领域
本发明有关于检测出流动于位线的电流的电流感测，且特别有关于半导体存储装置的电流检测型的感测电路。
背景技术
图1显示现有的闪存的位线选择电路及分页缓冲器/感测电路的一例。在此，一对的位线，即，以偶数位线GBL_e以及奇数位线GBL_o为例。位线选择电路10具有连接至偶数位线GBL_e的偶数选择晶体管SEL_e、连接至奇数位线GBL_o的奇数选择晶体管SEL_o、连接至偶数位线GBL_e与假想电位VIR之间的偶数偏压选择晶体管YSEL_e、连接至奇数位线GBL_o与假想电位VIR之间的奇数偏压选择晶体管YSEL_o、连接至偶数选择晶体管SEL_e及奇数选择晶体管SEL_o的共通节点N1的位线选择晶体管BLS。偶数位线GBL_e及奇数位线GBL_o与共通的源极线SL之间连接有NAND串列NU。
感测电路20具有供给预充电位给位线的预充晶体管BLPRE、连接至形成在预充晶体管BLPRE与位线选择晶体管BLS之间的感测节点SN的电容C、将感测节点SN的电位传输至拴锁电路22的传输晶体管BLCD等。
偶数位线GBL_e被选择时，奇数位线GBL_o不被选择，偶数选择晶体管SEL_e、位线选择晶体管BLS导通、奇数选择晶体管SEL_o不导通。奇数位线GBL_o被选择时，偶数位线GBL_e不被选择，奇数选择晶体管SEL_o、位线选择晶体管BLS导通、偶数选择晶体管SEL_e不导通。以这种方式，1个感测电路20共通地被偶数位线GBL_e及奇数位线GBL_o使用。
特开平11-176177号公报等揭露了在读出动作中，偶数位线GBL_e被选择，偶数偏压选择晶体管YSEL_e非导通，奇数偏压选择晶体管YSEL_o导通，奇数位线GBL_o由假想电位VIR而被供给GND电位。相对地，奇数位线GBL_o被选择，偶数偏压选择晶体管YSEL_e导通，奇数偏压选择晶体管YSEL_o非导通，偶数位线GBL_e由假想电位VIR而被供给GND电位。像这样，进行偶数位线的读出时，供给GND电位至奇数位线，进行奇数位线的读出时，供给GND电位至偶数位线，由此实现了位线的遮蔽，来减低由于邻接的位线之间的电容耦合而产生的杂讯。
图1所示的感测电路20是所谓的电压检测型的感测电路，通过预充晶体管BLPRE等供给预充电位给偶数位线GBL_e或奇数位线GBL_o，之后，因应被选择的存储单元的存储状态对位线放电，然后在感测节点SN检测出该放电状态。
然而，这种电压检测型的感测电路会有当位线为微细构造时要缩短感测的时间就变得相当困难的问题。也就是说，当位线的线宽或位线的间隔变得更微细，位线的阻抗就会变大，且位线之间的电容耦合也会变大，因此要将位线预充至一定的电压相当费时。特别是，在位线遮蔽读取动作中，邻接的位线被遮蔽而处于GND电位，因而使得选择位线的预充时间拉长。
另一方面，被抹除的存储单元的临界值不均匀，在读出动作时，流过位线的电流就不一定会固定。因此，即使使用电流检测型的感测电路来取代电压检测型的感测电路，也需要能够判定流过位线的微小的电流的能力。
发明内容
本发明为了解决上述课题，以提出一种能够高速地检测出流过微细的位线构造的电流的电流检测电路为目的。本发明还以提出一种具有电流检测型的感测电路的半导体存储装置为目的。
本发明的电流检测电路，包括：第1供给电路，可设定要检测的电流值，可将对应到设定的电流值的定电流供给至第1节点；第2供给电路，连接于上述第1节点与一位线之间，当上述位线的电流放电时，可将供给至上述第1节点的电流供给至上述位线；以及判断电路，连接至上述第1节点，判断是否有比上述第1供给电路所供给的上述定电流大的电流从上述位线放电。
在一个实施例中，第1供给电路还能够对上述第1节点预充电，第2供给电路由预充至上述第1节点的电压来对上述位线预充电。在一个实施例中，上述判断电路包括上述第1节点的电压连接至其栅极的感测晶体管，上述感测晶体管在第2节点产生对应上述第1节点电压的电压，以及一拴锁电路，电连接至上述第2节点。在一个实施例中，该第2供给电路包括连接至上述第1节点与上述位线之间的MOS晶体管，以及监控上述位线的电压的监控电路，上述监控电路在上述位线的电压下降时会使上述MOS晶体管的阻抗减小。在一个实施例中，上述第1供给电路包括程式化的储存电路，写入用以设定要检测的电流值的数据，上述第1供给电路根据储存的数据供给定电流至上述第1节点。在一个实施例中，上述第1供给电路包括连接于电源与上述第1节点之间的MOS晶体管，上述MOS晶体管会因应施加于其栅极的电流而供给定电流至上述第1节点。
本发明的半导体存储装置，包括：存储器阵列，由多个存储单元所形成；感测电路，连接至上述存储器阵列的多个位线，其中上述感测电路包括多个上述构造的电流检测电路，每个上述电流检测电路连接至各个位线。
在一个实施例中，上述存储器阵列包括存储单元串联而成的NAND串列，上述多个电流检测电路分别连接至各NAND串列所连接的上述位线。在一个实施例中，上述多个电流检测电路在进行被选择的页的读出动作时，于预充期间中，供给预充电压至上述第1节点，于位线的放电期间中，供给定电流至上述第1节点。在一个实施例中，上述电流检测电路的定电流设定为比流过抹除存储单元的电流的最小值还小的值。在一个实施例中，上述多个电流检测电路包括拴锁电路，用以保持被选择的页的读出结果。
在其他态样下，上述存储单元为可变阻抗元件，储存可逆的且非易失的数据，上述多个电流检测电路分别连接至各可变阻抗元件所连接的上述位线。在一个实施例中，上述多个电流检测电路的定电流设定在被SET的上述可变阻抗元件所流过的电流与被RESET的上述可变阻抗元件所流过的电流之间。
根据本发明，能够高速地检测出流过微细的位线构造的电流。而且，在具备电流检测电路的半导体存储装置中，能够缩短数据读出所需要的时间。
附图说明
图1显示现有的闪存的位线选择电路及分页缓冲器/感测电路的一例。
图2显示本发明一实施例的闪存的构成例的方块图。
图3显示本发明一实施例的闪存的NAND串列的构造的电路图。
图4显示在本发明一实施例的闪存的各动作时施加于各部的电压的表格。
图5显示本发明一实施例的分页缓冲器/感测电路的构造的电路图。
图6用以说明本发明一实施例的分页缓冲器/感测电路的动作的时序图。
图7说明选择存储单元为抹除存储单元时的电流ICELL与目标的关系图。
图8A说明抹除存储单元与程式化存储单元的位线间的放电时的电容耦合。
图8B显示消除存储单元与程式化存储单元的位线的电压下降。
图9显示本发明第2实施例的分页缓冲器/感测电路的构造的电路图。
图10显示本发明第3实施例的阻抗变化型存储器阵列的例示图。
图11显示在阻抗变化型存储器的可变阻抗元件的设置/重置时流过的电流与分布的关系。
图12显示本发明第3实施例的阻抗变化型存储器的感测电路。
图中符号说明：
10～位线选择电路；
20～感测电路；
22～拴锁电路；
100～闪存；
110～存储器阵列；
120～输入输出缓冲器；
130～地址暂存器；
140～数据暂存器；
150～控制器；
160～字线选择电路；
170～分页缓冲器/感测器；
172～拴锁电路；
180～行选择电路；
190～内部电压产生电路；
200～可程式化暂存器；
Ax～列地址信息；
Ay～行地址信息；
BLCD～传输晶体管(驱动信号)；
BLS～位线选择晶体管；
BLPRE～预充晶体管；
BLK(0)、BLK(1)、…、BLK(m)～块；
BL1～BLm～位线；
C～电容；
C1、C2、C3～控制信号；
DL、～数据线；
GBL0、GBL1、…、GBLn-1、GBLn～位线；
GBL_o～奇数位线；
GBL_e～偶数位线；
IREFA、IREFB、IREFC～驱动信号；
SEL_o～奇数选择晶体管；
SEL_e～偶数选择晶体管；
SL～源极线；
SN～感测节点；
SGD、SGS～选择栅极线(选择栅极信号)；
TD～位线选择晶体管；
TS～源极线选择晶体管；
TP1、TP2、TP3～P型MOS晶体管；
TN1、TN2、TN3、TN4～N型MOS晶体管；
SNS、TOBL、SENSE、N1～节点；
YSEL_o～奇数偏压选择晶体管；
YSEL_e～偶数偏压选择晶体管；
MCi(i＝0、1、…、31)、M11～Mmn～存储单元；
NU～NAND串列、串列单元；
VIR～假想电位；
Vers～抹除电压；
Vprog～程式化电压；
Vpass～通过电压；
Vread～读出通过电压；
WL0、WL1、WL2、…、WL31～字线。
具体实施方式
以下，说明本发明较佳的实施型态，以闪存及阻抗变化型存储器为例，作为使用电流检测型的感测电路的半导体存储装置。
图2显示本发明实施例的闪存的构成例的方块图。然而，于此所表示的闪存为例示，本发明并不限定于这种构造。本实施例的闪存100包括：存储器阵列110，由配置成行列状的多个存储单元所形成；输入输出缓冲器120，连接至外部输入输出端子I/O并保持输入输出数据；地址暂存器130，接收来自输入输出缓冲器120的地址数据；数据暂存器140，保持输入输出的数据；控制器150，根据来自输入输出缓冲器120的指令数据和外部的控制信号(图中未显示的晶片致能或地址拴锁致能等)来供给控制各部的控制信号C1、C2、C3等；字线选择电路160，将来自地址暂存器130的列地址信息Ax解码并根据解码的结果来进行块的选择以及字线的选择等；分页缓冲器/感测器170，保持从字线选择电路160所选择的页所读出的数据以及保持写入被选择的页的写入数据；行选择电路180，将来自地址暂存器130的行地址信息Ay解码并根据解码的结果来选择分页缓冲器170内的行数据；内部电压产生电路190，产生数据的读出、程式化、抹除等所需要的电压(程式化电压Vprog、通过电压Vpass、读出通过电压Vread、抹除电压Vers等)。
存储器阵列110具有配置于行方向的多个块BLK(0)、BLK(1)、…、BLK(m)。块的一侧的端部配置有分页缓冲器/感测电路170。但是分页缓冲器/感测电路170也可以配置于块的另一侧的端部，或者是配置于两侧的端部。
1个存储器块如图3所示，由多个NAND串列单元NU，每个NAND串列单元NU由多个存储单元串联而成。1个存储块内有n+1个串列单元NU排列于列方向。串列单元NU包括串联的多个存储单元MCi(i＝0、1、…、31)、连接于一侧的端部上的存储单元MC31的漏极端的位线选择晶体管TD、连接于另一侧的端部上的存储单元MC0的源极端的源极线选择晶体管TS。位线选择晶体管TD的漏极连接至对应的1条位线GBL，源极线选择晶体管TS的源极连接至共通的源极线SL。
存储单元MCi的控制栅极连接至字线WLi，位线选择晶体管TD及源极线选择晶体管TS的栅极连接至与字线WL平行的选择栅极线SGD、SGS。字线选择电路160根据列地址信息Ax选择存储块时，通过该存储块的选择栅极信号SGS、SGD来选择地驱动字线选择晶体管TD及源极线选择晶体管TS。
存储单元典型来说为MOS构造，包含为形成于P井内的N型扩散领域的源极/漏极、形成于源极/漏极间的通道上的通道氧化膜、形成于通道氧化膜上的浮动栅极(电荷蓄积层)、以及通过介电体膜形成于浮动栅极上的控制栅极。浮动栅极没有蓄积电荷时，也就是写入数据“1”时，临界电压值是负的状态，存储器为常开。浮动栅极有蓄积电荷时，也就是写入数据“0”时，临界电压值转变为正，存储器为常关。
图4显示在闪存的各动作时所施加的偏压电压的例示的表格。读出动作中，对位线施加正的电压，对被选择的字线施加电压(例如0V)，对非选择的字线施加通过电压Vpass(例如4.5V)，对选择栅极线SGD、SGS施加正的电压(例如4.5V)，以开启位线选择晶体管TD、源极线选择晶体管TS，以及对共通源极线施加0V。程式化(写入动作)中，对被选择的字线施加高电压的程式化电压Vprog(15～20V)，对非选择的字线施加中间电位(例如10V)，开启位线选择晶体管TD、关闭源极线选择晶体管TS，并对位线GBL施加对应于“0”或“1”的数据的电位。抹除动作中，对块内被选择的字线施加0V，对P井施加高电压(例如20V)，将浮动栅极的电子拉出至基板，由此以块为单位抹除数据。
本实施例较佳的态样中，闪存100不具备图1所示的如现有技术的闪存的位线选择电路10。也就是说，本实施例的闪存100在读出动作中不进行偶数位线与奇数位线的选择，而同时选择全部的位线(全位线)。因此，本实施例的分页缓冲器/感测电路170对于全部的位线是以一对一的关系设置，如图3所示，1个块具有n+1条位线时，分页缓冲器/感测电路170就具备连接至n+1条位线的n+1个感测放大器。
图5显示本实施例的分页缓冲器/感测电路170。此分页缓冲器/感测电路170连接1条位线。分页缓冲器/感测电路170包括P型MOS晶体管TP1，串联于VDD电源(例如2V)与基准电位(GND)之间；N型MOS晶体管TN1；P型MOS晶体管TP2，串联于VDD电源(例如2V)与基准电位(GND)之间；N型MOS晶体管TN2；P型MOS晶体管TP3，连接于VDD电源(例如2V)与节点SNS之间；N型MOS晶体管TN3，连接于节点SNS与节点TOBL之间；传输晶体管TN4，连接于节点SENSE，以及拴锁电路172，连接于传输晶体管TN4。
晶体管TP1、TN2、TP3、TN4的各栅极连接有从控制器150供给的驱动信号IREFA、IREFB、IREFC、BLCD，控制晶体管TP1、TN2、TP3、TN4的动作。连接晶体管TP1与晶体管TN1的节点N1连接至晶体管TN3的栅极。连接至位线GBL的节点TOBL回授连接至晶体管TN1的栅极。
晶体管TP1，作为电流源，因应驱动信号IREFB供给一定的电流至节点N1。较佳的是，晶体管TP1在预充期间设定栅极电压CAS，使得比晶体管TN3的临界电压值VTHTN3稍大的值(VTHTN3+α(α＝0.1～0.2V))预充至节点TOBL或位线GBL，又在放电期间设定栅极电压CAS，为了使得作为电流源动作的晶体管TP3所供给的电流ITP3能够流过，晶体管TN3在预充期间根据栅极电压CAS来设定节点TOBL或位线GBL的预充电压。
全位线方式的读出动作中，全部的位线几乎同时被预充至相同电位，因此能够几乎忽略使用位线遮蔽方式时所产生的位线间的电容耦合下的负载。也就是说，位线遮蔽方式下，预充至被选择的位线的电压变得不容易因为邻接的非选择的位线的GND电位而上升。因此，本实施例的感测电路比起位线遮蔽方式或电压检测型，能够减小预充电压，借由减小预充电压，能够缩短预充至位线的时间。
晶体管TP3被驱动信号IREFA控制，在预充期间中预充VDD电压至节点SNS，在放电期间中作为电流源供给节点SNS微小的电流ITP3。此电流ITP3如后所述地，决定感测电路检测的目标电流。
晶体管TP2的栅极连接至节点SNS。在预充期间，节点SNS为VDD电压，使晶体管TP2关闭。在放电期间，节点SNS所显示的电位会对应到因应选择存储单元的存储状态变化的位线GBL或节点TOBL的电位，而这个电位会使晶体管TP2开启或关闭。由此，节点SENSE会产生对应到数据“0”或“1”的电压。晶体管TP2与地之间还连接晶体管TN2，其栅极被供给驱动信号IREFC。在放电期间，晶体管TN2被驱动信号IREFC驱动至开启的状态。
节点SENSE还连接至晶体管TN4。晶体管TN4的栅极连接至驱动信号BLCD，在感测期间驱动信号BLCD迁移至高电平，节点SENSE的电位转移至拴锁电路172。拴锁电路172根据从节点SENSE接收的电位而保持数据“0”或“1”，并将其输出至数据线DL、。
晶体管TN1的栅极回授连接至节点TOBL。晶体管TN1监控节点TOBL的电压，因应节点TOBL的电压而开启或关闭。具体来说，在放电期间，程式化的存储单元的位线的电压会与抹除的存储单元的位线的电压下降产生电容耦合而一时地下降，此时晶体管TN1关闭。因为晶体管TN1关闭，使得节点N1的电压CAS上升，晶体管TN3的传导性降低。直到程式化的存储单元的位线的电压恢复到原本的电压为止，无法实质地进行位线的感测，但这种回授连接方式缩短了程式化的存储单元的位线的下降电压所要恢复的时间，结果缩短了至感测为止的时间。
接着，参照图6所示的时序图说明本实施例的分页缓冲器/感测电路的动作。控制器150通过输入输出缓冲器接受读出动作的指令或地址信息后，对各部进行控制来进行读出动作。
时间T1～T2是预充期间。源极线SL被供给0V。驱动信号IREFA从VDD迁移至0V，晶体管TP3成为完全开启的状态，VDD电压预充至节点SNS。驱动信号IREFB在时间T1从0V迁移至一定的偏压电压，使晶体管TP1具有作为电流源的机能。
较佳的态样下，晶体管TP1所供给的电流与晶体管TP3作为电流源动作时所供给的电流ITP3几乎相等。在时间T1，节点TOBL为0V，晶体管TN1关闭。此时，供给至晶体管TN3的栅极的CAS电压的大小使得VTHTN3+α(α＝0.1～0.2V)的预充电压被设定至节点TOBL或位线GBL。也就是说CAS电压设定至2VTHTN3+α。晶体管TN3的栅极、源极间的电压比晶体管TN3的临界电压值VTHTN3高的期间，晶体管TN3导通，预充至节点SNS的电荷转移至节点TOBL。这样一来，节点TOBL及位线GBL被预充至VTHTN3+α的电压。
节点TOBL到达预充电压时，晶体管TN1开启，因此栅极电压CAS下降。例如，临界电压值VTHTN1＝临界电压值VTHTN3时，栅极电压CAS成为VTHTN3+α。而晶体管TN3成为非导通状态，位线GBL成为浮动状态。在预充期间，驱动信号IREFC、BLCD为0V，晶体管TN2、TN4关闭。
时间T2至时间T3是放电期间。在时间T2，驱动信号IREFA从0V迁移至既定的偏压电压。在放电期间，晶体管TP3具有作为电流源的机能，供给电流ITP3。电流ITP3决定感测电路检测出的目标电流。换言之，假设在闪存的读出动作时使流过NAND串列(选择的存储单元为抹除存储单元)的电流为ICELL，ITP3就会设定为能够检测出ICELL的电流的大小。例如，选择的存储单元为抹除存储单元的NAND串列所流过的电流为大约0.2μA的话，会设定ITP3＝0.1μA。然而，抹除存储单元的临界值会有不均一的状况，被深抹除的存储单元的情况下会流过大的电流，被浅抹除的存储单元的情况下会流过小的电流，因此ITP3设定为能够检测出被浅抹除的存储单元的电流的大小。
另一方面，字线选择电路160施加0V至选择的块中被选择的字线，施加通过电压(例如4.5V)至非选择的字线。选择存储单元为程式化存储单元(数据“0”)的话，选择存储单元在被选择字线施加0V的话不会开启。因此NAND串列不导通，位线GBL、节点TOBL的电压不变化。因而，晶体管TN3不导通，节点SNS的电压不变化，晶体管TP2维持关闭。在时间T2，驱动信号IREFC从0V迁移至既定的电压V1(V1>VTHTN2)，使晶体管TN2开启，晶体管TN2流过一定的偏压电流。例如，晶体管TN2被设定为流过与晶体管TP3的电流ITP3相等的偏压电流。这样一来，节点SENSE被拉至GND电位。因此，晶体管TP2若是关闭的话，节点SENSE就会维持在低电平。
选择存储单元为抹除存储单元(数据“1”)的话，选择存储单元被选择字线施加通过电压而开启。NAND串列导通。因此，位线GBL、节点TOBL的电荷放电至源极线SL。回应于节点TOBL的电压下降，晶体管TN3的栅极、源极间的电压变得比临界电压值VTHTN3大，晶体管TN3导通，节点SNS的电压下降，但同时来自晶体管TP3的电流ITP3供给至节点SNS。也就是说，当比晶体管TP3的电流ITP3大的电流放电至源极线SL时，节点SNS的电压下降。当等于或比晶体管TP3的电流ITP3小的电流放电至源极线SL时，节点SNS的电压不变。节点SNS变为临界电压值VTHTP2以下时，晶体管TP2开启，节点SENSE的电压上升至高电平。节点SENSE的电压会根据晶体管TP2与晶体管TN2的比而定。
图7显示抹除存储单元(数据“1”)的电流ICELL的分布。存储单元会因为制造时的不均一等原因，使得抹除存储单元的临界值产生范围。被深抹除的存储单元的临界值大，电流ICELL变大，相反地浅抹除的存储单元的临界值小，电流ICELL变小。另一方面，在程式化时，不流过电流ICELL。如图7所示，假设流过抹除存储单元的电流最大值为Imax，最小值为Imin，则感测电路中能检测的理想的目标电流是要检测出Imin。也就是说，ITP3＝Imin。由此，能够使程式化存储单元的边际(margin)成为最大值。
图6显示流过NAND串列的电流ICELL为不到0.1μA、不满0.2μA、不满0.4μA的例子。假设电流源晶体管TP3的电流为ITP3＝0.1μA，Imin>0.1μA，Imax＝0.4μA。当选择存储单元为程式化存储单元(数据“0”)时，NAND串列不导通，节点TOBL、SNS不变化。也就是电流ICELL对应不到0.1μA的波形。当选择存储单元为抹除存储单元，0.1<ICELL<0.2μA时，比晶体管TP3供给的电流ITP3大的电流ICELL进行放电，因此节点TOBL、SNS的电压缓和地倾斜下降。当抹除存储单元的电流为0.2≤ICELL<0.4μA时，显著的大电流ICELL进行放电，因此节点TOBL、SNS的电压急剧地倾斜下降至0V。以这种方式来设定电流ITP3＝0.1μA，能够由此判断流过位线的电流是否比0.1μA大。
接着，说明晶体管TN1的回授控制。图8A说明放电时的程式化存储单元与抹除存储单元的位线之间产生的电容耦合。例如，位线GBL5、GBL7的选择存储单元为抹除存储单元，位线GBL6的选择存储单元为程式化存储单元时，位线GBL5、GBL7放电至GND电位，位线GBL6不放电至GND电位。然而，当位线间隔为30nm左右的程度时，因为位线间的电容耦合β，当位线GBL5、GBL7的电压在下降时位线GBL6的电位也会跟着下降。这个情况概略地显示于图8B。在时间Ta，位线GBL5、GBL7开始放电，在时间Tb、Tc位线GBL5、GBL7的电位分别变为GND电位。位线GBL6的电位也会暂时地下降，然后在时间Td才恢复原来的电位。
在此需注意的是程式化存储单元为非导通，因此位线GBL6的电压下降是不好的。这是因为若位线GBL6的电压下降，可能会使得节点SNS的电压下降使晶体管TP2开启。因此，直到位线GBL6的电压恢复的时间Td为止，必须延迟节点SENSE的感测，也就是晶体管TN4进行电荷转移的时间点。本实施例的感测电路为了减少此延迟时间，而使节点TOBL的电压回授至晶体管TN1，监控节点TOBL的电压。当节点TOBL的电压比临界电压值VTHTN1低时，晶体管TN1关闭，栅极电压CAS上升。由此，晶体管TN3的阻抗减小，从节点SNS往节点TOBL的电流会迅速地供给。结果，如图8B的虚线FB所示，位线GBL6的电位在比时间Td更之前的时间Te就恢复完成。因此，能够将感测的时间点设定为时间Te。
根据本实施例，切换晶体管TP3做微小电流源控制，由此能够检测出流过微细的位线构造的微小电流的有无。此外，在本实施例中，以全位线方式进行读出，能够省去现有技术为了选择偶数位线或奇数位线所需的位线选择电路。再者，以全位线方式进行读出，能够实质地忽略预充位线时位线之间的电容耦合的影响，因而能够缩小预充电压，缩短预充期间。
接着，说明第2实施例。虽然已举出由驱动信号IREFA、IREFB施加偏压电压使晶体管TP3、晶体管TP1具有作为电流源的机能，以及施加驱动信号IREFC使一定的偏压电流流过晶体管TN2的例子，但在第2实施例中，具备可程式化暂存器，可是定驱动信号IREFA、IREFB、UREFC所供给的偏压电压。
图9显示第2实施例的分页缓冲器/感测电路。与图5相同的构造会标示同一符号而省略说明。第2实施例中，如该图所示，具有可程式化暂存器200，储存用来设定偏压电压的数据。可程式化暂存器200例如包含熔丝暂存器或熔丝ROM。
半导体晶圆片的各晶片有不均一的情况，因此流过抹除存储单元的电流ICELL也会产生不均一。因此在制造阶段，量测流过选择的晶片或者是测试用元件的位线的电流ICELL，根据该量测结果切断熔丝，对可程式化暂存器200设定驱动信号IREFA、IREFB、IREFC的偏压电压。
图9结合图2所示，控制器150在切换至微小电流控制时，也就是说晶体管TP3、TP1具有作为电流源的机能时，读出设定于可程式化暂存器200的偏压电压的设定值，并根据该设定值提供驱动信号IREFA、IREFB给晶体管TP3、TP1。对驱动信号IREFC也以同样方式处理。因此，能够对每个晶片设定最佳的目标的电流ITP3，同时，对于流过晶体管TP1及晶体管TN2的电流也可望能够最佳化。
接着，说明本发明第3实施例。第3实施例有关于阻抗变化型存储器的感测电路。图10是显示阻抗变化型存储器的存储器阵列的典型构造的电路图。1个存储单元由可变阻抗元件以及与其串联的存取晶体管所构成。m×n(m、n是1以上的整数)个存储单元形成二维矩阵状，晶体管的栅极连接至字线，漏极领域连接至可变阻抗元件的一侧的电极，源极领域连接至源极线。可变阻抗元件的另一侧电极连接至位线。
可变阻抗元件由氧化铪(HfOx)等的金属氧化物的薄膜所构成，能够借由施加的脉冲电压的大小以及极性，可逆地且非易失性地设定为低阻抗状态或高阻抗状态。将可变阻抗元件设定(或写入)为高阻抗状态称为SET，设定(写入)为低阻抗状态称为RESET。
存储单元能够被字线、位线及源极线以位元为单位选择。例如，写入存储单元M11时，字线WL1将晶体管开启，对位线BL1、源极线SL1施加对应SET或RESET的电压。由此，可变阻抗元件被SET或RESET。读出存储单元M11时，字线WL1将晶体管开启。对位线BL1、源极线SL1施加用以读出的电压。位线BL1上会出现对应到可变阻抗元件的SET或RESET的电压或电流，而这会被感测电路所检测出来。
图11显示SET、RESET时流过可变阻抗元件的存储单元电流与分布的关系。因为可变阻抗元件的不均一，SET、RESET时流过可变阻抗元件的电流也会产生一个范围。如图中所示，可变阻抗元件被SET时，可变阻抗元件成为高阻抗状态，流过的电流约1μA以下。另一方面，可变阻抗元件被RESET时，可变阻抗元件成为低阻抗状态，流过的电流约比10μA大。
图12显示第3实施例的阻抗变化型存储器的感测电路，与图5构造相同的元件会标示相同符号。与第1实施例的时序相同地，时间T1～T2之间，节点SNS、节点TOBL、被选择的位线GBL0被预充电。
接着，在时间T2～T3，进行位线的放电。晶体管TP3因为驱动信号IREFA而具有作为电流源的机能，供给电流ITP3。如图11所示，要判断可变阻抗元件的SET或RESET，以能够判断流过可变阻抗元件的电流是否在1μA以上为佳。因此，电流ITP3例如大约设定为1μA。
另一方面，施加一定电压于被选择的字线WL，使存取用晶体管开启。当可变阻抗元件为RESET的话，从位线GBL0通过可变阻抗元件放电至源极线SL的电流约10μA。晶体管TP3虽供给1μA的电流至节点SNS，但比它更大的电流往源极线SL放电，因此节点SNS的电位急剧地转为低电平，晶体管TP2开启，节点SENSE的电压急剧地上升至高电平。在感测期间，晶体管TN4开启，节点SENSE的电位传送至拴锁电路172，输出对应RESET的数据。
当可变阻抗元件为SET的话，从位线GBL0通过可变阻抗元件放电至源极线SL的电流约1μA以下。此时，晶体管TP3供给1μA的电流ITP3至节点SNS，因此供给电流与放电电流均衡，节点SNS的电压没有实质地变化。因此，节点SENSE的电位为低电平。在感测期间，晶体管TN4开启，节点SENSE的电位传送至拴锁电路172，输出对应SET的数据。
以上虽已详述本发明较佳的实施型态，但本发明并不限定于此，在权利要求范围所记载的本发明的要旨的范围内，可作各种变形、变更。

Claims (12)

1.一种电流检测电路，其特征在于，包括：
第1供给电路，可设定要检测的电流值，可将对应到设定的电流值的定电流供给至第1节点；
第2供给电路，连接于该第1节点与一位线之间，当该位线的电流放电时，可将供给至该第1节点的电流供给至该位线；以及
判断电路，连接至该第1节点，判断是否有比该第1供给电路所供给的该定电流大的电流从该位线放电，
该第2供给电路包括连接至该第1节点与该位线之间的MOS晶体管，以及监控该位线的电压的监控电路，该监控电路在该位线的电压下降时会使该MOS晶体管的阻抗减小。
2.如权利要求1所述的电流检测电路，其特征在于，该第1供给电路还能够对该第1节点预充电，该第2供给电路借由预充至该第1节点的电压来对该位线预充电。
3.如权利要求1所述的电流检测电路，其特征在于，该判断电路包括连接该第1节点的电压至其栅极的感测晶体管，该感测晶体管在第2节点产生对应该第1节点电压的电压，以及一拴锁电路，电连接至所述第2节点。
4.如权利要求1所述的电流检测电路，其特征在于，该第1供给电路包括可程式化的储存电路，储存用以设定要检测的电流值的数据，该第1供给电路根据该储存的数据供给定电流至该第1节点。
5.如权利要求1所述的电流检测电路，其特征在于，该第1供给电路包括连接于电源与该第1节点之间的MOS晶体管，该MOS晶体管会因应施加于其栅极的电压而供给定电流至该第1节点。
6.一种半导体存储装置，其特征在于，包括：
存储器阵列，形成有多个存储单元；
感测电路，连接至该存储器阵列的多个位线，其中，该感测电路包括多个如权利要求1至5任一项所述的电流检测电路，多个电流检测电路的每一个连接至各所述多个位线。
7.如权利要求6所述的半导体存储装置，其特征在于，该存储器阵列包括由所述多个存储单元串联而成的NAND串列，所述多个电流检测电路分别连接至各NAND串列所连接的所述多个位线。
8.如权利要求7所述的半导体存储装置，其特征在于，所述多个电流检测电路在进行被选择的页的读出动作时，于预充期间中，供给预充电压至各所述第1节点，于所述位线的放电期间中，供给定电流至各所述第1节点。
9.如权利要求7或8所述的半导体存储装置，其特征在于，该电流检测电路的该定电流设定为比流过所述多个存储单元中被抹除存储单元的电流的最小值还小的值。
10.如权利要求7所述的半导体存储装置，其特征在于，所述多个电流检测电路包括拴锁电路，用以保持被选择的页的读出结果。
11.如权利要求6所述的半导体存储装置，其特征在于，所述多个存储单元为可变阻抗元件，储存可逆的且非易失的数据，所述多个电流检测电路分别连接至各可变阻抗元件所连接的所述多个位线。
12.如权利要求11所述的半导体存储装置，其特征在于，所述多个电流检测电路的定电流设定在被SET的该可变阻抗元件所流过的电流与被RESET的该可变阻抗元件所流过的电流之间。
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