TWI651733B - 電流檢測電路 - Google Patents

Abstract

本發明之一實施形態之電流檢測電路具備：感測節點，其流通與流動於第1配線之第1電流對應之第2電流；電荷累積元件，其一端連接於感測節點且累積電荷；電位檢測部，其檢測感測節點之電位；放電電路，其根據電位檢測部之檢測結果而使上述檢測節點放電；及計數器，其計算放電電路之放電動作之次數。

Description

電流檢測電路

以下記述之實施形態係關於電流檢測電路。

半導體記憶裝置等之半導體裝置中，具備用以檢測於其內部流動之電流之電流檢測電路。且，有時不僅要求該電流與基準值相比之大小關係(“H”或“L”)，更要求要正確地讀出為電流值。然而，於測定微小之電流的電流值之情形時，由於必須檢測微小之電位差，且必須抑制所檢測之每個放大器之偏差，故必須增大電流檢測電路中之放大器之尺寸。另一方面，若要增大放大器之尺寸則晶片面積變大，且使耗電量增大。

本發明之實施形態提供一種可精度較佳地測定電流之佔位面積較小之電流檢測電路。 實施形態之電流檢測電路具備感測節點，其流通與流動於第1配線之第1電流對應之第2電流；電荷累積元件，其將一端連接於感測節點且累積電荷；電位檢測部，其檢測感測節點之電位；放電電路，其根據電位檢測部之檢測結果而使上述感測節點放電；及計數器，其計數放電電路之放電動作之次數。

以下，參照圖式，對實施形態之半導體裝置進行說明。 [第1實施形態] [構成] 首先，對第1實施形態之半導體記憶裝置之整體構成進行說明。圖1係第1實施形態之半導體記憶裝置(電阻變化記憶體)之方塊圖之一例。如圖1所示，半導體記憶裝置具有記憶胞陣列11、列解碼器12、行解碼器13、感測放大器14、電源16、及控制電路15。 記憶胞陣列11具有互相交叉之複數根字元線WL、及複數根位元線BL、以及配置於該等之各交叉部之記憶胞MC。列解碼器12係於存取(資料抹除/寫入/讀出)時，選擇字元線WL。行解碼器13係於存取時選擇位元線BL，且包含控制存取動作之驅動器。 感測放大器電路14係電流檢測電路之一例，其係將流動於位元線BL之胞電流之值進行AD(Analog-to-Digital:模數)轉換，且基於該電流值而判定記憶胞MC之保持資料者。 又，控制電路15係執掌記憶體裝置整體之控制，選擇成為記憶胞陣列11中之存取對象之記憶胞MC。控制電路15係對行解碼器12、列解碼器13分別賦予列位址、行位址。電源16係產生與資料抹除/寫入/讀出之各個動作對應之特定之電壓之組合，且供給至行解碼器12及列解碼器13。 其次，參照圖2，對第1實施形態之記憶胞陣列11詳細地說明。圖2係記憶胞陣列11之等價電路圖。另，於圖2中，X方向、Y方向及Z方向互相正交，X方向係與紙面垂直之方向。又，圖2所示之構造係於X方向重複設置。 記憶胞陣列11係如圖2所示，除了上述之字元線WL、位元線BL、及記憶胞MC以外，且具有選擇電晶體STr、全域位元線GBL、及選擇閘極線SG。 字元線WL1～WL4係如圖2所示，於Z方向以特定間距排列，且將X方向作為長度方向而延伸。位元線BL係於X方向及Y方向矩陣狀地排列，將Z方向作為長度方向而延伸。記憶胞MC係配置於該等字元線WL與位元線BL之交叉部。因此，記憶胞MC係於X、Y、Z方向排列為3維矩陣狀。 記憶胞MC係如圖2所示，包含可變電阻元件VR。可變電阻元件VR可電性重寫，且基於電阻值而非揮發性地記憶資料。可變電阻元件VR係藉由對其兩端施加某一定以上之電壓之設定動作而成為低電阻狀態(設定狀態)，且藉由對其兩端施加某一定以上之電壓之重設動作而成為高電阻狀態(重設狀態)。 又，可變電阻元件VR於製造後不會立即輕易地使電阻狀態變化，而處於高電阻狀態。因此，需執行對可變電阻元件VR之兩端施加設定動作及重設動作以上之高電壓之成形動作。藉由該成形動作，於可變電阻元件VR內局部形成電流易於流動之區域(燈絲路徑)，可變電阻元件VR可容易地使電阻狀態變化，成為可作為記憶元件動作之狀態。 選擇電晶體STr係如圖2所示，設置於位元線BL之一端與全域位元線GBL之間。全域位元線GBL係以特定間距排列於X方向，且將Y方向作為長度方向而延伸。1根全域位元線GBL係共通連接於在Y方向上排列為一行之複數個選擇電晶體STr之一端，且將Y方向作為長度方向而延伸。選擇閘極線SG係以特定間距而排列於Y方向，且將X方向作為長度方向而延伸。1根選擇閘線SG係共通連接於在X方向排列為一行之複數個選擇電晶體STr之閘極。 其次，參照圖3～圖5，對實施形態之記憶胞陣列11之積層構造進行說明。圖3係顯示記憶胞陣列11之積層構造之立體圖之一例。圖4係圖3之剖視圖之一例，圖5係圖3之俯視圖之一例。另，於圖3及圖5中，省略層間絕緣層。 記憶胞陣列11係如圖3及圖4所示，具有積層於基板20上之選擇電晶體層30及記憶體層40。選擇電晶體層30係作為選擇電晶體STr發揮功能，記憶體層40係作為記憶胞MC發揮功能。 選擇電晶體層30係如圖3及圖4所示，具有導電層31、層間絕緣層32、導電層33、及層間絕緣層34。導電層31係於相對於基板20平行之X方向上以特定間距而排列、將Y方向作為長度方向而延伸之條狀之配線，且作為全域位元線GBL發揮功能。另一方面，導電層33係於導電層31之上層經由層間絕緣層32而形成。導電層33係形成為具有特定之間距而排列於Y方向、將X方向設為長度方向之條狀之配線，且作為選擇閘極線SG及選擇電晶體STr之閘極而發揮功能。 另，於該實施形態之裝置中，形成為條狀之各個導電層33係構成為可各自獨立地進行電壓控制。又，各個導電層33係各自於其左右之側面，經由閘極絕緣層36而與各個半導體層35對向。換言之，1根導電層33(選擇閘極線)係作為位於其左右之2個選擇電晶體之閘極電極而發揮功能。 層間絕緣層34覆蓋導電層33之上表面。導電層31、33係由例如多晶矽構成。層間絕緣層32、34係由氧化矽(SiO₂ )構成。 又，選擇電晶體層30係如圖3及圖4所示，具有半導體層35、及閘極絕緣層36。半導體層35係作為選擇電晶體STr之本體(通道)而發揮功能，閘極絕緣層36係作為選擇電晶體STr之閘極絕緣膜而發揮功能。作為一例，半導體層35係於X方向及Y方向配置為矩陣狀，且於Z方向柱狀地延伸。又，半導體層35係與導電層31之上表面相接，經由閘極絕緣層36而與導電層33之Y方向端部之側面相接。且，半導體層35具有積層之N+型半導體層35a、P+型半導體層35b、及N+型半導體層35c。 N+型半導體層35a係如圖3及圖4所示，於其Y方向端部之側面與層間絕緣側層32相接。P+型半導體層35b係於其Y方向端部之側面與導電層33之側面相接。N+型半導體層35c係於其Y方向端部之側面與層間絕緣層34相接。N+型半導體層35a、35c係由注入N+型雜質之多晶矽而構成，P+型半導體層35b係由注入P+型雜質之多晶矽而構成。閘極絕緣層36係由例如氧化矽(SiO₂ )構成。 記憶體層40係如圖3及圖4所示，具有於Z方向交替地積層之層間絕緣層41a～41d、及導電層42a～42d。導電層42a～42d係作為字線WL1～WL4而發揮功能。 導電層42a～42d係如圖5所示，具有分別於X方向對向之一對梳齒形狀。層間絕緣層41a～41d係由例如氧化矽(SiO₂ )構成，導電層42a～42d係由例如多晶矽構成。 又，記憶體層40係如圖3及圖4所示，具有第2導電層43、及可變電阻層44。第2導電層43舉其一例，係於X方向及Y方向矩陣狀地配置，與半導體層35之上表面相接且於Z方向柱狀地延伸，作為位元線BL而發揮功能。 可變電阻層44係於第2導電層43之Y方向端部之側面，以例如數nm左右之膜厚而設置。第2導電膜43係由例如多晶矽構成，可變電阻層44係由例如金屬氧化物構成。更具體而言，可變電阻層44係由HfO_X 、Al₂ O_X 、TiO_X 、NiO_X 、WO_X 、Ta₂ O_X 等構成。 以上，於本實施形態中，可變電阻層44(可變電阻元件VR)係設置於相對於基板20平行地延伸之導電層42a～42d(字元線WL)之側面與相對於基板20垂直延伸之第2導電層43(位元線BL)之側面之間。因此，本實施形態可將記憶胞陣列11高集成化。 其次，參照圖6A，說明感測放大器電路14之概略構成。該感測放大器電路14具備電流鏡電路141、電荷累積元件142、放電電路144、電位檢測電路143、及計數器145。 如圖1～圖5所示之電阻變化記憶體之記憶胞MC係根據其動作環境或狀況，即使於相同之施加電壓下，亦有胞電流之大小變化之情形。因此，於讀出記憶胞MC之保持資料之情形時，存在僅以判定胞電流與基準電壓之大小關係會有所不足，而要求將胞電流高精度地進行AD轉換之情形。 然而，於公知之感測放大器中，於進行此種高精度之AD轉換之情形時，設置有複數個放大器，且於該等複數個放大器中，採用將複數個基準電流與胞電流進行比較之構造。此種感測放大器有電路面積大型化或耗電量增大之問題。 本實施形態之感測放大器電路14係僅具有單一之電位檢測部，且可高精度地將胞電流之值進行AD轉換而作為數位值輸出者。 參照圖6A進行說明，電流鏡電路141係將PMOS電晶體PT1及PT2予以電流鏡連接而構成。PMOS電晶體PT1及PT2之源極被供給電源電壓PWR，PMOS電晶體PT1之汲極係於圖6中經由未圖示之位元線BL而連接於記憶胞MC。PMOS電晶體PT1與PT2之閘極係共通連接，且PMOS電晶體PT1之閘極與汲極短路。因此，於PMOS電晶體PT1之源極-汲極間，流動有於記憶胞MC中流動之胞電流ICELL。 於PMOS電晶體PT2之汲極連接有感測節點N1。為了檢測感測節點N1之信號SENSE，設置有電位檢測電路143。電位檢測電路143係以檢測信號SENSE達到特定值而輸出重設信號RESET之方式構成。 進而，於感測節點N1與接地端子之間，連接有電荷累積元件142、及放電電路144。電荷累積元件142具有特定之電容C，藉由流動於感測節點N1之電流而累積電荷。放電電路144可由例如1個NMOS電晶體構成。將重設信號RESET供給至該NMOS電晶體之閘極。若重設信號RST自“L”變為“H”，則該NMOS電晶體導通而使感測節點N1放電。該感測放大器電路14係設定特定之期間，於該期間內重複感測節點N1之充電與放電，計數其充放電之次數、換言之計數重設信號RESET之上升之數而計測電流ICELL之大小者。計數器145係以計數特定期間內之感測節點N1之放電次數、或重設信號RESET之上升之次數之方式而構成。 其次，參照圖6B，說明該感測放大器電路14之動作。 若於記憶胞MC中流動胞電流ICELL，則該胞電流ICELL亦流動於PMOS電晶體PT2。藉由該胞電流ICELL，將電荷累積元件142充電，且感測節點N1之電位(信號SENSE之值)上升。 若電位檢測電路143檢測出信號SENSE之值上升至電壓V，則電位檢測電路143將重設信號RST於特定期間自“L”上升為“H”。藉此，感測節點N1放電。 於在電位檢測期間T之間重複以上之動作之情形時，感測節點N1之信號SENSE係於該期間T之間重複N次充電與放電(週期tcycle)，重設信號RST亦N次自“L”上升至“H”(賦予N個脈衝信號)。 計數器145計數該重設信號RESET之上升次數N。如此一來，胞電流ICELL於將電荷累積元件142之電容設為C之情形時，基於計數值N而如下述算出。 [數1] ICELL=CVN/T 如此，根據本實施形態之感測放大器電路14，可僅以單一之電位檢測電路143精度較佳地測定電流ICELL。再者，可僅以單一之電位檢測電路143構成，故可以微調熔絲等調整偏差之影響，故可縮小電路面積。 又，感測放大器電路14由於僅以單一之電位檢測電路143構成，故可容易地進行校正。通常，於欲精度較佳地測定胞電流ICELL之值之情形時，必須要有複數個電位檢測電路，而無法容易地進行校正，且放大器之面積設為非常大。相對於此，根據本實施形態，可基於特定之基準電壓而進行單一之電位檢測電路143之校正，藉此可精度較佳地測定胞電流ICELL之值。 又，成為胞電流ICELL之負載之電路組件僅有電流鏡電路141內之PMOS電晶體，故亦可縮短測定所需之時間。進而，如上所述，由於為計數感測節點N1之信號SENSE之充電與放電之重複次數之方式，故不會因胞電流ICELL之大小而使得動作範圍大幅變化，有即使胞電流ICELL之變動較大亦可因應(容限較大)之優點。 其次，參照圖7說明該感測放大器電路14之更具體之電路構成。 電流鏡電路141之構成係如參照圖6A所說明者。於該電流鏡電路141之節點N2(PMOS電晶體PT1之汲極及閘極)連接有電壓控制電路146。該電壓控制電路146具有將節點N2之電壓MPG調整為特定之電壓之功能。 電壓控制電路146具備執掌電壓之控制之差動放大器AMP。該差動放大器AMP係於第1端子被賦予電壓VREAD，於第2端子被賦予節點N3(NMOS電晶體NT2)之電壓FBN。差動放大器AMP將電壓VREAD與電壓FBN差動放大而輸出差動放大器信號NGATE。差動放大器信號NGATE被輸入至NMOS電晶體NT2之閘極。藉由差動放大器信號NGATE變化，節點N3之電壓FBN變化，因而流動於電流鏡電路141之電流變化。 差動放大器AMP係於其正電源端子側連接PMOS電晶體PT3，於其負電源端子側連接電流鏡電路147。PMOS電晶體PT3係自源極連接電源電壓PWR，將啟動信號XREN賦予至閘極。 又，電流鏡電路147具備NMOS電晶體NT3～NT6。將NMOS電晶體NT3與NT4串聯連接於電源電壓端子(IREF)與接地端子之間，且將NMOS電晶體NT5與NT6串聯連接於差動放大器AMP之負電源端子與接地端子之間。將NMOS電晶體NT3與NT5之閘極共通連接，且NMOS電晶體NT3之閘極與汲極短路，被賦予電壓IREF。又，將電源電壓PWR賦予至NMOS電晶體NT4之閘極，將啟動信號IREN供給至NMOS電晶體NT6之閘極。啟動信號IREN成為“H”，藉此電流鏡電路147成為可動作之狀態。該啟動信號IREN係使上述之啟動信號XREN反轉之信號。電壓控制電路146中所含之反相器電路INV1，將啟動信號IREN作為輸入信號而輸出啟動信號XREN。 於節點N2與記憶胞陣列11(位元線BL)之間，串聯連接有NMOS電晶體NT2與NT7。與NMOS電晶體NT6相同地，將啟動信號IREN供給至NMOS電晶體NT7之閘極。 另，電壓控制電路146具備重設電路148，來作為於其動作停止時強制性地將上述之差動放大器信號NGATE及電壓FBN設為0V之電路。重設電路148具備連接於NMOS電晶體NT2之源極與接地端子之間之NMOS電晶體NT8、及連接於NMOS電晶體NT2之閘極與接地端子之間之NMOS電晶體NT9。NMOS電晶體NT8與NT9之任一者皆藉由啟動信號XREN成為“H”而導通。又，重設電路148亦具備PMOS電晶體PT4。該PMOS電晶體PT4藉由啟動信號IREN成為“L”，將節點N2之電壓MPG重設為電源電壓PWR。 電荷累積元件142係於圖7中，藉由將1個NMOS電晶體之源極與汲極連接於接地端子，將閘極連接於感測節點N1之MOS電容器而構成。 電位檢測電路143係於圖7中，藉由交叉連接2個邏輯閘極、例如NOR閘極NR1、NR2而成之RS正反器而構成。於NOR閘極NR1之第1輸入端子連接有感測節點N1，NOR閘極NR2之輸出信號OUT被供給至第2輸入端子。又，NOR閘極NR1之輸出信號OUTB被供給至NOR閘極NR2之第1輸入端子，重設信號RST被供給至第2輸入端子。另，如圖7所示，作為用以強制性將信號SENSE及輸出信號OUT重設為“L”之電路，設置有包含NMOS電晶體NT10及NT11之重設電路149。NMOS電晶體NT10、及NT11各自連接於感測節點N1(信號SENSE)及NOR閘極NR2之輸出端子(信號OUT)與接地端子之間，藉由啟動信號XREN而導通。於上述之例中，由NOR閘極構成RS正反器，但亦可由其他邏輯閘極(例如NAND閘極)構成RS正反器。 又，放電電路144係於感測節點N1與接地端子之間具有連接電流路徑之NMOS電晶體NT1。上述之重設信號RST被輸入至NMOS電晶體NT1之閘極。重設信號RST係藉由將輸出信號OUT輸入至反相器INVR1、INVR2之反相器鏈電路150而產生。 其次，參照圖8～圖11說明計數器145之具體構成例。計數器145舉其一例而具備圖8～圖11所示之反相器鏈電路1451、分頻電路1452、資料暫存器1453、溢位檢測電路1454、多工器1456、及反相器鏈電路1457。 如圖8所示，反相器鏈電路1451係藉由2個串聯連接反相器電路INV2、INV3而構成，於輸入側輸入計數處理啟動信號TCOUNT而輸出計數處理啟動信號TCOUNT_BUF。 如圖9所示，分頻器1452以計數處理啟動信號TCOUNT_BUF為觸發，基於重設信號RST，產生將該重設信號RST分頻之作為分頻信號之時脈信號CLK2、CLK4、…、CLK256。具體而言，基於重設信號RST，首先產生週期為重設信號RST之2倍之時脈信號CLK2。其次，以該時脈信號CLK2為輸入信號，產生週期為時脈信號CLK2之2倍之時脈信號CLK4。以下，重複其而產生週期為8倍、16倍、32倍、64倍、128倍、256倍之時脈信號CLK8～256。 如圖10所示，資料暫存器1453以計數處理啟動信號TCOUNT為觸發，基於時脈信號CLK2～256，輸出8位元之數位輸出值X＜7:0＞。該數位輸出值X＜7:0＞係與重設信號RST之特定期間內之脈衝之上升次數對應，因此表示胞電流ICELL之值之大小。 又，溢位檢測器1454係基於數位輸出值X之第8位元之值X＜7＞、與計數處理啟動信號TCOUNT_BUF之邏輯關係，判定於資料暫存器1453中是否產生溢位，且輸出表示其判定結果之信號OF者。 如圖11所示，多工器1456係基於計數處理啟動信號TCOUNT、及啟動時脈信號ECLK、進而上述之信號OF，而將顯示胞電流之值之數位信號DOUT'輸出者。該數位信號DOUT'係經由反相器鏈電路1457(反相器INV4～INV7)而輸出為數位信號DOUT。 其次，參照圖12說明本實施形態之感測放大器電路14之動作。 於感測放大器電路14之動作中，如圖12所示，出現在感測節點N1之信號SENSE為胞電流ICELL之值越大其週期越小，且為細微振動之波形。輸入於計數器145之計數處理啟動信號TCOUNT係如圖12所示，週期性出現“H”之期間(時間twait)與“L”之期間(時間tcount)之信號。計數器145係基於對應之重設信號RST，而計數該“L”期間之信號SENSE之振動數，且基於該計數值而將數位值算出為胞電流ICELL之大小。計數器145計數該“L”期間(時間tcount)之間之重設信號RST之脈衝數N，基於該計數值N，使用上述之公式[數1]而算出胞電流ICELL之值。具體而言，特定出將該重設信號RST分頻而產生之時脈信號CLK2～256之邏輯，基於其特定結果，而對計數處理啟動信號TCOUNT為“L”之期間(時間tcount)之重設信號RST之脈衝數N進行計數。 又，於“H”期間(時間twait)，自外部輸入啟動時脈信號ECLK，以此為觸發而輸出數位信號DOUT0。 如以上說明般，根據該第1實施形態之半導體記憶裝置，可精度較佳地測定胞電流ICELL。又，可縮小感測放大器電路124之佔位面積。 [第2實施形態] 繼而，參照圖13說明第2實施形態之半導體記憶裝置。第2實施形態之半導體記憶裝置之整體構成係與第1實施形態(圖1～5)相同，感測放大器電路14之構成與第1實施形態(圖7)不同。於圖13中，對與圖7之構成組件相同之構成組件標註相同之參照符號，且於以下省略重複之說明。 該第2實施形態之感測放大器電路14係如圖13所示，具備連接於節點N3之NMOS電晶體NT12。該NMOS電晶體NT12係其閘極共通連接於NMOS電晶體NT3及NT5之閘極，構成電流鏡電路之一部分。於測定胞電流ICELL之情形時，流動於電流鏡電路141之電流為經由NMOS電晶體NT7而流動於記憶胞陣列11之電流ICELL、及流動於NMOS電晶體NT12之電流之合計之值。根據該構成，可進一步增大流動於電流鏡電路141之電流之大小，可提高對感測節點N1之充電速度，其結果，與第1實施形態相比可提高感測放大器電路14之精度。 另，於第2實施形態(圖13)之電路中，省略第1實施形態(圖7)之電路中所含之NMOS電晶體NT6，但亦可於該圖13之電路中設置相同之NMOS電晶體NT6。 [第3實施形態] 其次，參照圖14～圖18說明第3實施形態之半導體記憶裝置。該第3實施形態之半導體記憶裝置係與第1至第2之實施形態之形態之不同點在於，其為3維型之NAND快閃記憶體。該第3實施形態係如後所述，具備於積層方向積層之複數個導電層，且具備測定該複數個導電層之間之洩漏電流之大小之洩漏檢測電路307。該洩漏檢測電路307係如後所述，為測定記憶胞陣列中之洩漏電流之電流電路，其電路之細節可為與第1至第2實施形態之電路(圖7及圖13)相同。 參照圖14～圖17，說明該第3實施形態之半導體記憶裝置之概略構成。圖14係顯示第3實施形態之半導體記憶裝置之功能之方塊圖。該半導體記憶裝置具備記憶胞陣列301、列解碼器302及303、感測放大器304、行解碼器305、以及控制部306。 記憶胞陣列301具有複數個記憶體區塊MB。各記憶體區塊MB具有排列為三維之複數個記憶胞MC即複數個記憶體電晶體。記憶體區塊MB成為資料之抹除動作之最小單位。 列解碼器302及303係將取得之區塊位址信號等解碼，而控制記憶胞陣列301之資料之寫入動作及讀出動作。感測放大器304係於讀取動作時檢測並放大器流動於位元線之電性信號。行解碼器305係將行位址信號解碼，而控制感測放大器304。控制部306除了將基準電壓升壓，且產生於寫入動作或抹除動作時使用之高電壓以外，亦產生控制信號，且控制列解碼器302及303、感測放大器304、及行解碼器305。 其次，參照圖15而說明本實施形態之記憶胞陣列301之概略性構成。圖15係顯示記憶胞陣列之一部分之構成之概略性立體圖。如圖15所示，記憶胞陣列301具備基板401、及於基板401上於Z方向積層之複數個導電層402。又，記憶胞陣列301具有於Z方向延伸之複數個記憶體柱狀體405。如圖2所示，導電層402與記憶體柱狀體405之交叉部係作為源極側選擇閘極電晶體STS、記憶胞MC或汲極側選擇閘極電晶體STD發揮功能。導電層402包含例如鎢(W)或多晶矽等之導電層，且作為字元線WL、源極側選擇閘極線SGS及汲極側選擇閘極線SGD發揮功能。於圖15中雖省略圖示，但該半導體記憶裝置之複數個導電層402係於其間隔著層間絕緣膜而積層。 如圖15所示，複數個導電層402具備於X方向之端部形成為階梯狀之配線部。將配置記憶胞MC等之區域稱為記憶體區域MR，且將自該記憶體區域MR引出導電層402而將導電層402形成為階梯狀之部分稱為階梯狀配線區域CR。 階梯狀配線區域CR之導電層402具備不與位於其上層之導電層402之下表面對向之相接部402a。又，導電層402係於該相接部402a與相接插塞409連接。又，於相接插塞409之上端設置有配線410。另，相接插塞409及配線410包含鎢等之導電層。 又，如圖15所示，記憶胞陣列301具備與複數個導電層402之Y方向之側面對向、且於X方向延伸之導電層408。導電層408之下表面係與基板101相接。導電層408例如包含鎢(W)等之導電層，且作為源極接點LI發揮功能。 又，如圖15所示，記憶胞陣列301具備位於複數個導電層402及記憶體柱狀體405之上方，於X方向配設複數個、且於Y方向延伸之導電層406及導電層407。於導電層406之下表面，分別連接有記憶體柱狀體405。導電層406包含例如鎢(W)等之導電層，且作為位元線BL發揮功能。又，於導電層407之下表面，連接有導電層408。導電層407包含例如鎢(W)等之導電層，且作為源極線SL發揮功能。 其次，參照圖16，對第3實施形態之記憶胞MC之概略性構成進行說明。圖16係顯示記憶胞MC之構成之概略性立體圖。另，於圖16中，對記憶胞MC之構成進行顯示，但源極側選擇電晶體STS及汲極側選擇電晶體STD亦可構成為與記憶胞MC相同。又，於圖16中，省略一部分之構成。 如圖16所示，記憶胞MC係設置於導電層402與記憶體柱狀體405之交叉部。記憶體柱狀體405具備芯絕緣層421與覆蓋芯絕緣層421之側壁之柱狀之半導體層422。進而，於半導體層422與導電層402之間，設置有包含通道絕緣層423、電荷累積層424及區塊絕緣層425之記憶體閘極絕緣膜。芯絕緣層421包含例如氧化矽(SiO₂ )等之絕緣層。半導體層422係包含例如多晶矽等之半導體層，且作為記憶胞MC、源極側選擇閘極電晶體STS及汲極側選擇閘極電晶體STD之通道發揮功能。通道絕緣層423包含例如氧化矽(SiO₂ )等之絕緣層。電荷累積層424包含可累積例如氮化矽(SiN)等電荷之絕緣層。區塊絕緣層425包含例如氧化矽(SiO₂ )等之絕緣層。 作為半導體層422之材料，除了上述之多晶矽以外，亦可考慮例如由SiGe、SiC、Ge、C等之半導體構成。又，於半導體層422與基板401或導電層406之相接面，亦可形成矽化物。 串聯連接具有上述之構造之記憶胞MC、選擇電晶體STD、及STS，而構成如圖17所示之記憶體單元MU。即，記憶體單元MU具有包含串聯連接之複數個記憶胞MC之記憶串MS，以及連接於存儲串MS之兩端之源極側選擇電晶體STS及汲極側選擇電晶體STD。另，亦可將存儲串MS中之複數個記憶胞MC中之若干者設為不使用於資料記憶之虛設胞。可將虛設胞之數量設定為任意之數。 參照圖18之概略圖而對該洩漏檢測電路307之動作進行說明。如上所述，導電層402係於其間隔著層間絕緣膜而積層。於該情形時，會有因層間絕緣膜發生缺陷，而於上下方向之導電層402發生短路之情形。洩漏檢測電路307具有藉由測定流動於導電層402之洩漏電流而檢查此種導電層402有無短路之作用。例如，如圖18所示，假設對經選擇之字元線WLi施加特定之電壓而流動電流，另一方面未對相鄰之非選擇之字元線WLi+1施加電壓之狀態之情形時，於字元線WLi+1中原本應無電流流動，但於字元線WLi與WLi+1之間若發生短路，會有於字元線WLi+1中流動洩漏電流Ileak之情形。洩漏檢測電路307係檢測此種洩漏電流Ileak，藉此進行圖14～圖17所示之半導體記憶裝置之測試者。該洩漏檢測電路307可為僅於製品出貨前動作、出貨後不動作，亦可為於使用者模式下根據使用者之指示而適當動作。 [其他] 以上說明本發明之若干實施形態，但其等實施形態係作為例而提示者，並非意在限定發明之範圍。該等新穎之實施形態得以其他各種形態實施，且在不脫離發明之要旨之範圍內，可進行各種省略、置換、變更。該等實施形態及其變化皆含在發明之範圍或要旨內，且含在申請專利範圍所記述之發明及其均等之範圍內。

11‧‧‧記憶胞陣列

12‧‧‧列解碼器

13‧‧‧行解碼器

14‧‧‧感測放大器電路

15‧‧‧控制電路

16‧‧‧電源

20‧‧‧基板

30‧‧‧選擇電晶體層

31‧‧‧導電層

32‧‧‧層間絕緣層

33‧‧‧導電層

34‧‧‧層間絕緣層

35a‧‧‧N+型半導體層

35b‧‧‧P+型半導體層

35c‧‧‧N+型半導體層

36‧‧‧閘極絕緣層

40‧‧‧記憶體層

41a‧‧‧層間絕緣層

41b‧‧‧層間絕緣層

41c‧‧‧層間絕緣層

41d‧‧‧層間絕緣層

42a‧‧‧導電層

42b‧‧‧導電層

42c‧‧‧導電層

42d‧‧‧導電層

43‧‧‧第2導電層

44‧‧‧可變電阻層

141‧‧‧電流鏡電路

142‧‧‧電荷累積元件

143‧‧‧電位檢測電路

144‧‧‧放電電路

145‧‧‧計數器

146‧‧‧電壓控制電路

147‧‧‧電流鏡電路

148‧‧‧重設電路

149‧‧‧重設電路

150‧‧‧反相器鏈電路

301‧‧‧記憶胞陣列

302‧‧‧列解碼器

303‧‧‧列解碼器

304‧‧‧感測放大器

305‧‧‧行解碼器

306‧‧‧控制部

307‧‧‧洩漏檢測電路

401‧‧‧基板

402‧‧‧導電層

402a‧‧‧相接部

405‧‧‧記憶體柱狀體

406‧‧‧導電層

407‧‧‧導電層

408‧‧‧導電層

409‧‧‧相接插塞

410‧‧‧配線

421‧‧‧芯絕緣層

422‧‧‧半導體層

423‧‧‧通道絕緣層

424‧‧‧電荷累積層

425‧‧‧區塊絕緣層

1451‧‧‧反相器鏈電路

1452‧‧‧分頻電路

1453‧‧‧資料暫存器

1454‧‧‧溢位檢測電路

1456‧‧‧多工器

1457‧‧‧反相器鏈電路

AMP‧‧‧差動放大器

BL‧‧‧位元線

CLK2～CLK256‧‧‧時脈信號

CR‧‧‧階梯狀配線區域

DOUT‧‧‧數位信號

DOUT'‧‧‧數位信號

ECLK‧‧‧啟動時脈信號

FBN‧‧‧電壓

GBL‧‧‧全域位元線

ICELL‧‧‧胞電流

Ileak‧‧‧洩漏電流

INV1‧‧‧反相器電路

INV2‧‧‧反相器電路

INV3‧‧‧反相器電路

INV4‧‧‧反相器

INV5‧‧‧反相器

INV6‧‧‧反相器

INV7‧‧‧反相器

INVR1‧‧‧反相器

INVR2‧‧‧反相器

IREF‧‧‧電壓

IREN‧‧‧啟動信號

LI‧‧‧源極接點

MC‧‧‧記憶胞

MPG‧‧‧電壓

MR‧‧‧記憶體區域

MS‧‧‧存儲串

MU‧‧‧記憶體單元

N1‧‧‧感測節點

N2‧‧‧感測節點

N3‧‧‧感測節點

NR1‧‧‧NOR閘極

NR2‧‧‧NOR閘極

NT1～NT11‧‧‧NMOS電晶體

NGATE‧‧‧差動放大器信號

OUT‧‧‧輸出信號

OUTB‧‧‧輸出信號

PT1‧‧‧PMOS電晶體

PT2‧‧‧PMOS電晶體

PT3‧‧‧PMOS電晶體

PT4‧‧‧PMOS電晶體

PWR‧‧‧電源電壓

Reset‧‧‧重設信號

RST‧‧‧重設信號

SENSE‧‧‧信號

SG‧‧‧選擇閘極

SGD‧‧‧汲極側選擇閘極線

SGS‧‧‧源極側選擇閘極線

SL‧‧‧源極線

STD‧‧‧汲極側選擇閘極電晶體

STr‧‧‧選擇電晶體

STS‧‧‧源極側選擇電晶體

TCOUNT‧‧‧計數處理啟動信號

TCOUNT_BUF‧‧‧計數處理啟動信號

tcycle‧‧‧週期

VR‧‧‧可變電阻元件

VREAD‧‧‧電壓

XREN‧‧‧啟動信號

WL1‧‧‧字元線

WL2‧‧‧字元線

WL3‧‧‧字元線

WL4‧‧‧字元線

WLi‧‧‧字元線

WLi+1‧‧‧字元線

X‧‧‧方向

Y‧‧‧方向

Z‧‧‧方向

圖1係第1實施形態之半導體記憶裝置(電阻變化記憶體)之方塊圖之一例。 圖2係記憶胞陣列11之等價電路圖。 圖3係顯示記憶胞陣列11之積層構造之立體圖之一例。 圖4係圖3之剖視圖之一例。 圖5係圖3之俯視圖之一例。 圖6A係顯示感測放大器電路14之概略構成之電路圖。 圖6B係說明圖6A之感測放大器電路之動作之概略圖。 圖7係顯示感測放大器電路14之詳細之構成例之電路圖。 圖8～圖11係顯示計數器145之構成例之方塊圖。 圖12係顯示圖7之感測放大器電路14之動作之時序圖。 圖13係說明第2實施形態之半導體記憶裝置之構成之電路圖。 圖14～圖17係說明第3實施形態之半導體記憶裝置之構成之圖。 圖18係說明第3實施形態之半導體記憶裝置之動作之概略圖。

Claims (12)

1. 一種電流檢測電路，其包含：感測節點，其流通與流動於第1配線之第1電流對應之第2電流；電荷累積元件，其一端連接於上述感測節點且累積電荷；電位檢測部，其檢測上述感測節點之電位；放電電路，其根據上述電位檢測部之檢測結果而使上述感測節點放電；及計數器，其計算上述放電電路之放電動作之次數；且上述電位檢測部根據上述檢測結果而輸出重設信號，且上述放電電路根據上述重設信號而使上述感測節點放電。
2. 如請求項1之電流檢測電路，其進而包含將上述第1電流作為輸入電流而輸出上述第2電流之電流鏡電路。
3. 如請求項1之電流檢測電路，其中上述電位檢測部包含將2個邏輯閘極交叉連接而構成之正反器。
4. 如請求項1之電流檢測電路，其中上述電位檢測部包含正反器，該正反器係交叉連接2個邏輯閘極而構成，且包含第1輸入端子及第2輸入端子，且於第1輸入端子連接上述感測節點，且於第2輸入端子輸入上述重設信號。
5. 如請求項1之電流檢測電路，其中上述計數器係計算於計數期間內發生之上述重設信號之數量。
6. 如請求項5之電流檢測裝置，其中上述計數器係根據表示處於上述計數期間內之啟動信號，而計算上述重設信號之數量。
7. 如請求項1之電流檢測電路，其中上述計數器係將上述重設信號分頻而產生複數個時脈信號，且產生基於該複數個時脈信號之邏輯之數位信號。
8. 如請求項7之電流檢測電路，其中上述電位檢測部係包含正反器，該正反器係交叉連接2個邏輯閘極而構成，且包含第1輸入端子及第2輸入端子，且於第1輸入端子連接上述感測節點，且於第2輸入端子輸入上述重設信號。
9. 如請求項7之電流檢測電路，其中上述計數器係計算於計數期間內發生之上述重設信號之數量。
10. 如請求項7之電流檢測電路，其中上述計數器係根據表示處於上述計數期間內之啟動信號，而計算上 述重設信號之數量。
11. 如請求項1之電流檢測電路，其中上述計數器係於第1期間使上述重設信號產生，且於接續上述第1期間的第2期間使上述數位信號輸出。
12. 如請求項11之電流檢測電路，其中上述計數器係輸入週期性出現表示上述第1期間之信號與表示上述第2期間之信號之啟動信號，計算上述第1期間之上述重設信號之數量，且於上述第2期間使上述數位信號輸出。