CN107430878B - 非易失性存储系统和方法 - Google Patents

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Abstract

提供了一种非易失性存储系统。非易失性存储系统包含存储器阵列，存储器阵列包含多个位线和多个感测块，布置为位线选择晶体管阵列的多个位线选择晶体管，每个位线选择晶体管耦接在位线中的对应的一个与感测块中的对应的一个之间，位线选择晶体管阵列包含与位线选择晶体管阵列的边缘相邻的边缘位线选择晶体管，以及与边缘位线选择晶体管相邻的第一虚设位线选择晶体管。

Description

非易失性存储系统和方法
技术领域
本申请涉及非易失性存储系统和方法。
背景技术
半导体存储器广泛用于各种电子装置中，比如移动电话、数码相机、个人数字助理、医用电子器件、移动计算装置以及非移动计算装置。半导体存储器可以包括非易失性存储器或易失性存储器。非易失性存储器允许信息存储和保留，即使当非易失性存储器未连接到电源(例如，电池)。非易失性存储器的示例包含闪存存储器(例如，NAND型和NOR型闪存存储器)和电力可擦除可编程只读存储器(EEPROM)。
闪存存储器和EEPROM两者都采用浮置栅极晶体管。对于每个浮置栅极晶体管，浮置栅极设置在浮置栅极晶体管的沟道区域之上且与之绝缘。沟道区域设置在浮置栅极晶体管的源极与栅极区域之间。控制栅极设置在浮置栅极之上且与之绝缘。可以通过设定浮置栅极上存储的电荷量来控制浮置栅极晶体管的阈值电压。典型地使用Fowler-Nordheim隧道或热电子注入来控制浮置栅极上的电荷量。调整阈值电压的能力允许浮置栅极晶体管充当非易失性存储元件或存储器单元。一些情况下，可以通过编程或读取多个阈值电压或阈值电压范围来提供每存储器单元多于一个数据位(即，多级或多状态存储器单元)。
NAND闪存存储器结构典型地将多个浮置栅极晶体管布置为与两个选择栅极串联且在两个选择栅极之间。串联的浮置栅极晶体管和选择栅极可以称为NAND串。近年来，NAND闪存存储器已经规模化到降低每位的成本。然而，随着工艺几何尺寸缩小，存在许多设计和工艺挑战。这些挑战包含晶体管之间缩小的空间和更紧密的设计规则要求。
发明内容
根据本公开的一个方面，提供了一种非易失性存储系统，包括：存储器阵列，包含多个位线和多个感测块；多个位线选择晶体管，多个位线选择晶体管布置为位线选择晶体管阵列，每个位线选择晶体管耦接在位线中的对应的一个与感测块中的对应的一个之间，位线选择晶体管阵列包括边缘位线选择晶体管，边缘位线选择晶体管与位线选择晶体管阵列的边缘相邻；以及第一虚设位线选择晶体管，第一虚设位线选择晶体管与边缘位线选择晶体管相邻；以及其中边缘位线选择晶体管包括第一宽度；第一虚设位线选择晶体管包括第二宽度；并且第二宽度大于第一宽度。
根据本公开的另一方面，提供了一种形成非易失性存储系统的方法，方法包括：提供存储器阵列，存储器阵列包含多个位线和多个感测块；提供多个位线选择晶体管，多个位线选择晶体管布置为位线选择晶体管阵列，位线选择晶体管阵列包括边缘位线选择晶体管，边缘位线选择晶体管与位线选择晶体管阵列的边缘相邻；将每个位线选择晶体管耦接在位线中的对应的一个与感测块中的对应的一个之间；并且将第一虚设位线选择晶体管设置为与边缘位线选择晶体管相邻；并且其中边缘位线选择晶体管包括第一宽度；第一虚设位线选择晶体管包括第二宽度；并且第二宽度大于第一宽度。
附图说明
图1图示了NAND串的一个实施例。
图2图示了使用对应的电路图的图1的NAND串的一个实施例。
图3A图示了包含多个NAND串的存储器块的一个实施例。
图3B图示了每单元三位的存储器单元的可能阈值电压分布的一个实施例。
图4图示了编程操作期间的NAND串的一个实施例。
图5图示了非易失性存储系统的一个实施例。
图6图示了感测块的一个实施例。
图7A图示了位线选择晶体管的阵列的一个实施例。
图7B图示了图7A的阵列的等效电路。
图8图示了包含虚设晶体管的位线选择晶体管的阵列的实施例。
图9图示了包含多晶硅屏蔽的位线选择晶体管的阵列的实施例。
图10图示了包含虚设晶体管和多晶硅屏蔽的位线选择晶体管的阵列的实施例。
具体实施方式
描述了一种技术，以通过在晶体管附近提供虚设晶体管和/或多晶硅屏蔽来提高与位线选择晶体管的结相关联的结击穿电压。一个实施例中，晶体管可以包括高压NMOS晶体管，其可以将高压传递到集成电路内的信号线。
存储器阵列可以包含NAND存储器阵列，3D NAND存储器阵列(例如，位成本可扩展(BiCS)NAND结构)，或三维存储器阵列(例如，3D ReRAM存储器阵列)。
一些实施例中，存储器阵列可以包括交点(cross-point)存储器阵列。交点存储器阵列可以涉及存储器阵列，其中两端子存储器单元设置在布置在第一方向上的控制线(例如，字线)的第一组与布置在垂直于第一方向的第二方向上的控制线(例如，位线)的第二组交叉点处。两端子存储器单元可以包含电阻开关材料，比如相变材料、铁电性材料或金属氧化物(例如，镍氧化物或铪氧化物)。
一些情况下，交点存储器阵列中的每个存储器单元可以设置为与诸如二极管的转向元件或隔离元件串联，以降低泄露电流。在存储器单元不包含隔离元件的交点存储器阵列中，控制和最小化泄露电流可能是重大的问题，特别是因为泄露电流可能随偏置电压和温度变化很大。
一个实施例中，非易失性存储系统可以包含非易失性存储器单元的一个或多个二维阵列。二维存储器阵列内的存储器单元可以形成存储器单元的单层且可以经由X和Y方向上的控制线(例如，字线和位线)选择。
另一实施例中，非易失性存储系统可以包含一个或多个单片三维存储器阵列，其中可以在单个基板之上形成存储器单元的两层或更多层，而没有任何介于中间的基板。一些情况下，三维存储器阵列可以包含位于基板上方且与基板正交的存储器单元的一个或多个垂直列。
一个示例中，非易失性存储系统可以包含存储器阵列，存储器阵列具有垂直位线或布置为正交于半导体基板的位线。基板可以包括硅基板。存储器阵列可以包含可重写入非易失性存储器单元，其中每个存储器单元包含可逆电阻开关元件，而没有与可逆电阻开关元件串联的隔离元件(例如，没有与可逆电阻开关元件串联的二极管)。
一些实施例中，非易失性存储系统可以包含非易失性存储器，其单片地形成为具有设置在硅基板上方的有源区域的存储器单元的阵列的一个或多个物理级。非易失性存储系统还可以包含与存储器单元的操作相关联的电路(例如，解码器、状态机、页面寄存器，或控制存储器单元的读取或编程的控制电路)。与存储器单元的操作相关联的电路可以位于基板上方或位于基板内。
一些实施例中，非易失性存储系统可以包含单片三维存储器阵列。单片三维存储器阵列可以包含存储器单元的一个或多个级。存储器单元的一个或多个级中的第一级内的每个存储器单元可以包含有源区域，其位于基板上方(例如，在单晶基板或晶体硅基板上方)。一个示例中，有源区域可以包含半导体结(例如，P-N结)。有源区域可以包含晶体管的源极或漏极区域的部分。另一示例中，有源区域可以包含晶体管的沟道区域。
一个实施例中，存储器阵列内的存储器单元可以包括可重写入非易失性存储器单元，其包含可逆电阻开关元件。可逆电阻开关元件可以包含可逆电阻率切换材料，其具有可以在两个或更多个状态之间可逆地切换的电阻率。
一个实施例中，可逆电阻开关材料可以包含金属氧化物(例如，二元金属氧化物)。金属氧化物可以包含镍氧化物或铪氧化物。另一实施例中，可逆电阻开关材料可以包含相变材料。相变材料可以包含硫族元素化物(chalcogenide)材料。一些情况下，可重写入非易失性存储器单元可以包括电阻式RAM(ReRAM)装置。
图1图示了NAND串90的一个实施例。图2使用对应的电路图来图示了图1的NAND串的一个实施例。如图所示，NAND串90包含四个晶体管，100，102，104以及106，串联在第一选择栅极120(即，漏极侧选择栅极)与第二选择栅极122(即，源极侧选择栅极)之间。选择栅极120将NAND串90连接到位线126。选择栅极122将NAND串90连接到源极线128。通过将适当电压施加到控制栅极120CG(即，经由图2的选择线SGD)，来控制选择栅极120。通过将适当电压施加到控制栅极122CG(即，经由图2的选择线SGS)，来控制选择栅极122。
晶体管100，102，104以及106中的每一个包含控制栅极和浮置栅极。例如，晶体管100包含控制栅极100CG和浮置栅极100FG，晶体管102包含控制栅极102CG和浮置栅极102FG，晶体管104包含控制栅极104CG和浮置栅极104FG，并且晶体管106包含控制栅极106CG和浮置栅极106FG。控制栅极100CG，102CG，104CG以及106CG分别连接到字线WL3，WL2，WL1以及WL0。
应注意到，尽管图1和图2示出了NAND串中的四个浮置栅极晶体管，使用四个浮置栅极晶体管仅提供为示例。NAND串可以具有少于或多于四个浮置栅极晶体管(或存储器单元)。例如，一些NAND串可以包含16个存储器单元、32个存储器单元、64个存储器单元、128个存储器单元，等等。本文讨论的不限于NAND串中的任何特定数目的存储器单元。一个实施例使用具有66个存储器单元的NAND串，其中64个存储器单元用于存储数据并且存储器单元中的两个称为虚设存储器单元，因为它们不存储数据。
使用NAND闪存存储器结构的闪存存储器系统的典型架构包含存储器块内的多个NAND串。存储器块可以包括擦除单元。一些情况下，存储器块内的NAND串可以共用共同的阱(例如，P阱)。每个NAND串可以通过其源极侧选择栅极连接到共同的源极线(例如，由选择线SGS控制)，并且通过其漏极侧选择栅极连接到其相关联的位线(例如，由选择线SGD控制)。典型地，每条位线在垂直于字线的方向上行进在其相关联的NAND串的顶部上(或在其之上)，并且连接到感测放大器。
尽管本文描述了使用NAND型闪存存储器的技术，本文公开的技术还可以应用于其他类型的非易失性存储装置和架构(例如，NOR型闪存存储器)。此外，尽管本文描述了使用浮置栅极晶体管的技术，本文描述的技术还可以应用于包含采用电荷捕获、相变(例如，硫族元素化物材料)，或状态改变材料的其他存储器技术或与之一同使用。
图3A图示了包含多个NAND串的存储器块的一个实施例。如图所示，每个NAND串包含(Y+1)个存储器单元。每个NAND串经由漏极侧选择栅极连接到漏极侧上的(X+1)位线中的一条位线(即，位线BLO-BLX中的一条位线)，漏极侧选择栅极由漏极侧选择信号SGD控制。每个NAND串经由源极侧选择栅极连接到源极线(源极)，源极侧选择栅极由源极侧选择信号SGS控制。一个实施例中，可以使用本文描述的技术制造由源极侧选择信号SGS控制的源极侧选择栅极和由漏极侧选择信号SGD控制的漏极侧选择栅极。
一些实施例中，为节省半导体裸芯上的空间，两个相邻的NAND串(或存储器单元中的其他分组)可以共用共同的位线(即，共用位线存储器架构)。一些情况下，多于两个NAND串可以共用共同的位线。一个示例中，信号SGD可以由两个漏极侧选择信号SGD1和SGD2取代。对中的每个NAND串则将具有两个漏极侧选择栅极，各自连接到两个漏极侧选择信号SGD1和SGD2中的不同的漏极侧选择信号。
每个NAND串的两个漏极侧选择栅极中的一个可以为耗尽型晶体管，其具有低于0伏特的阈值电压。使用每个NAND串的漏极侧上的两个选择栅极的一个潜在的问题是，两个漏极侧选择栅极(与一个漏极侧选择晶体管相比)需要裸芯上的更大的面积。因此，从集成电路面积的角度，对于每个NAND串仅使用一个漏极侧选择栅极且然后将对中的每个NAND串仅与两个漏极侧选择信号中的一个连接可能是有利的。
一个实施例中，当编程存储器单元(比如NAND闪存存储器单元)时，编程电压可以施加到存储器单元的控制栅极，并且对应的位线可以接地。这些编程偏置条件可以使得电子经由场辅助电子隧道注入到浮置栅极中，从而提高存储器单元的阈值电压。编程操作期间施加到控制栅极的编程电压可以施加为系列脉冲。一些情况下，随着每个连续的脉冲，编程脉冲的强度可以以预定步长增强。编程脉冲之间，可以执行一个或多个验证操作。
一个实施例中，可以通过在源极和位线浮置的同时，将P阱提高到擦除电压Verase达足够持续时间，并且将存储器单元的所选的块的字线接地，来擦除存储器单元。这些擦除偏置条件可以使得电子从浮置栅极穿过隧道氧化物转移，从而降低所选的块内的存储器单元的阈值电压。一些情况下，可以在整个存储器平面上、在存储器平面内的单独的块上或其他单位的单元上执行擦除操作。实施例中，Verase具有24V的最大值Veramax，尽管可以使用其他Veramax值。
一些实施例中，在验证操作和/或读取操作期间，所选的字线可以连接(或偏置)到电压，对于每个读取和验证操作指定电压的水平，以确定特定的存储器单元的阈值电压是否已经达到了这样的水平。在施加字线电压之后，可以测量(或感测)存储器单元的传导电流，以确定存储器单元响应于施加到字线的电压是否传导了足够量的电流。
如果传导电流测量为大于某值，则假定存储器单元导通且施加到字线的电压大于存储器单元的阈值电压。如果传导电流测量为不大于某值，则假定存储器单元未导通且施加到字线的电压不大于存储器单元的阈值电压。
在读取或验证操作期间存在测量存储器单元的传导电流的许多方式。一个示例中，可以通过其放电或充电感测放大器中的专用电容器的速率来测量存储器单元的传导电流。另一示例中，所选的存储器单元的传导电流允许(或不允许)组成存储器单元的NAND串放电对应的位线上的电压。可以在持续时间之后测量位线的电压(或感测放大器中的专用电容器上的电压)，以确定位线是否已经放电特定的量。
图3B图示了每单元三位的存储器单元(即，可以存储三位数据的存储器单元)的可能阈值电压分布(或数据状态)的一个实施例。然而，其他实施例，可以使用每存储器单元多于或少于三位数据(例如，比如每存储器单元四位或更多位数据)。在成功的编程过程的末尾(带有验证)，存储器页面或存储器块内的存储器单元的阈值电压应在编程的存储器单元的一个或多个阈值电压分布内或擦除的存储器单元的阈值电压的分布内，视情况而定。
如图所示，每个存储器单元可以存储三位的数据；因此，存在八个有效数据状态S0-S7。一个实施例中，数据状态S0在0伏特之下，且数据状态S1-S7在0伏特以上。其他实施例中，全部八个数据状态在0伏特以上，或可以实现其他布置。一个实施例中，阈值电压分布S0比分布S1-S7更宽。
每个数据状态S0-S7对应于存储器单元中存储的三位的唯一值。一个实施例中，S0＝111，S1＝110，S2＝101，S3＝100，S4＝011，S5＝010，S6＝001并且S7＝000。也可以使用数据到状态S0-S7的其他映射。一个实施例中，存储器单元中存储的数据的全部位存储在相同的逻辑页面中。其他实施例中，存储器单元中存储的数据的每位对应于不同的页面。从而，存储三位的数据的存储器单元将包含第一页面、第二页面以及第三页面中的数据。一些实施例中，连接到相同字线的所有存储器单元将把数据存储在数据的相同的三个页面中。一些实施例中，连接到字线的存储器单元可以分组为页面的不同的组(例如，通过奇和偶位线)。
一些示例性实现方式中，存储器单元将被擦除为状态S0。从状态S0，存储器单元可以编程为状态S1-S7中的任意种。可以通过对存储器单元的控制栅极施加脉冲的组来执行编程，脉冲具有上升的强度。在脉冲之间，可以执行验证操作的组，以确定正被编程的存储器单元是否已经达到它们的目标阈值电压(例如，使用验证水平Vv1、Vv2、Vv3、Vv4、Vv5、Vv6以及Vv7)。
编程为状态S1的存储器单元将被测试，以查看它们的阈值电压是否已经到达Vv1。编程为状态S2的存储器单元将被测试，以查看它们的阈值电压是否已经到达Vv2。编程为状态S3的存储器单元将被测试，以查看它们的阈值电压是否已经到达Vv3。编程为状态S4的存储器单元将被测试，以查看它们的阈值电压是否已经到达Vv4。编程为状态S5的存储器单元将被测试，以查看它们的阈值电压是否已经到达Vv5。编程为状态S6的存储器单元将被测试，以查看它们的阈值电压是否已经到达Vv6。编程为状态S7的存储器单元将被测试，以查看它们的阈值电压是否已经到达Vv7。
当读取存储三位数据的存储器单元时，将在读取比较点Vr1、Vr2、Vr3、Vr4、Vr5、Vr6以及Vr7处执行多个读取，以确定存储器单元处于哪个状态中。如果存储器单元响应于Vr1导通，则其处于状态S0。如果存储器单元响应于Vr2导通但响应于Vr1不导通，则其处于状态S1。如果存储器单元响应于Vr3导通但响应于Vr2不导通，则其处于状态S2。如果存储器单元响应于Vr4导通但响应于Vr3不导通，则其处于状态S3。如果存储器单元响应于Vr5导通但响应于Vr4不导通，则其处于状态S4。如果存储器单元响应于Vr6导通但响应于Vr5不导通，则其处于状态S5。如果存储器单元响应于Vr7导通但响应于Vr6不导通，则其处于状态S6。如果存储器单元响应于Vr7不导通，则其处于状态S7。
图4图示了编程操作期间的NAND串400的一个实施例。当编程NAND串400的存储元件(例如，与WL5相关联的存储元件)时，编程电压可以施加到与存储元件相关联的字线，并且低电压(例如，接地)可以施加到与存储元件相关联的位线。如图所示，NAND串400包含基板490上方形成的源极侧选择栅极406、漏极侧选择栅极424以及八个字线WL0-WL7。VSGS可以施加到源极侧选择栅极406，并且VSGD可以施加到漏极侧选择栅极424。位线426可以偏置为VBL，并且源极线404可以偏置为VSOURCE。在编程操作期间，编程电压VPGM可以施加到所选的字线WL5，其与所选的存储元件416相关联。
在升压模式(boosting mode)的一个示例中，当存储元件416为所选的存储元件时，相对的低电压VLOW(例如，2-6V)可以施加到临近的源极侧字线(WL3)，同时隔离电压VISO(例如，0-4V)可以施加到称为隔离字线的另一源极侧字线(WL2)，并且通过电压VPASS可以施加到与NAND串400相关联的其余的字线(在此情况下，字线WL0、WL1、WL4、WL6以及WL7)。尽管VISO和VLOW的绝对值可能在相对大且部分重叠的范围之上变化，VISO可能小于VLOW。一些情况下，VISO可能小于VLOW，VLOW小于VPASS，VPASS小于VPGM
图5图示了非易失性存储系统596的一个实施例，其包含读取/写入电路，以并行地读取和编程存储器单元(例如，NAND多级单元)的页面(或其他单位)。如图所示，非易失性存储系统596包含存储器裸芯598和控制器550。存储器裸芯598包含存储器阵列501(例如，NAND闪存存储器阵列)、控制电路510、行解码器530、列解码器560以及读取/写入电路565。
一个实施例中，通过各种外围电路(例如，行解码器或列解码器)访问存储器阵列501实现为对称方式，在阵列的相反侧上，使得访问线和每侧上的电路的密度减半。存储器阵列501经由行解码器530通过字线可寻址且经由列解码器560通过位线可寻址。字线和位线为存储器阵列控制线的示例。
读取/写入电路565包含多个感测块500，其允许并行地读取或编程存储元件的页面。一些情况下，控制器550可以集成在存储器裸芯598上。命令和数据在主机与控制器550之间经由线520传输，并且在控制器550与存储器裸芯598之间经由线518传输。
控制电路510与读取/写入电路565协作，以在存储器阵列501上执行存储器操作。控制电路510包含状态机512、芯片上地址解码器514以及功率控制模块516。状态机512提供存储器操作的芯片级控制。芯片上寻址解码器514提供由主机或存储器控制器使用的地址到由解码器530和560使用的硬件地址的地址接口。功率控制模块516控制在存储器操作期间供给到字线和位线的功率和电压。一个实施例中，功率控制模块516包含一个或多个电荷泵，其可以产生高于供应电压的电压。
一些实施例中，除存储器阵列501之外，部件中的一个或多个(单独的或组合的)可以称为管理或控制电路。例如，一个或多个管理或控制电路可以包含控制电路510、状态机512、解码器530/560、功率控制516、感测块500、读取/写入电路565、控制器550等等中的任一个或其组合。一个或多个管理电路可以执行或促进一个或多个存储器阵列操作，包含擦除、编程或读取操作。
一个实施例中，存储器阵列501可以划分为存储器单元的大量的块(例如，块0-1023，或其他数量的)。如对于闪存存储器系统共同的，块可以为擦除单位。即，每个块可以含有一同擦除的最小数量的存储器单元。也可以使用擦除的其他单位。块含有经由位线和字线访问的NAND串的组。典型地，块中的NAND串中的全部共用字线的共同的组。
每个块可以划分为特定数目的页面。一个实施例中，页面可以为编程的单位。也可以使用编程的其他单位。数据的一个或多个页面典型地存储在存储器单元的一行中。例如，数据的一个或多个页面可以存储在连接到共同的字线的存储器单元中。一个实施例中，同时编程连接到共同的字线的存储器单元的组。
页面可以存储一个或多个分区。分区可以包含用户数据和开销(overhead)数据(也称为系统数据)。开销数据典型地包含头(header)信息和错误校正码(ECC)，其已经从分区的用户数据计算。当数据正在被编程到阵列中时，控制器(或其他部件)计算ECC，并且当数据正在被从阵列读取时，对其进行检查。
可替换地，ECC和/或其他开销数据可以存储在与用户数据所属的不同的页面中，或甚至不同的块中。用户数据的分区典型地为512字节，对应于磁盘驱动器中的分区的尺寸。大量的页面形成块，从8个页面上至例如32个、64个、128个或更多个页面中的任意数目。也可以使用不同尺寸的块、页面以及分区。
图6图示了感测块500的一个实施例，比如图5中的感测块500。单独的感测块500可以划分为核心部分(称为感测模块580)和共同部分590。一个实施例中，对于每条位线存在分开的感测模块580，且对于多个感测模块580的组存在一个共同部分590。一个示例中，感测块将包含一个共同部分590和八个感测模块580。群组中的感测模块中的每一个将经由数据总线572与相关联的共同部分通信。
感测模块580包括感测电路570，其确定连接的位线中的传导电流是在预定的阈值水平之上还是之下。感测模块580还包含位线锁存器582，其用于设定连接的位线上的电压条件。例如，位线锁存器582中的锁存器的预定状态可以导致连接的位线提到指定编程抑制电压(例如，1.5-3V)的状态。
共同部分590包括处理器592、数据锁存器594的组以及耦接在数据锁存器594的组与数据总线520之间的I/O接口595。处理器592执行计算。例如，处理器592可以确定感测的存储元件中存储的数据，并且将确定的数据存储在数据锁存器的组中。
数据锁存器594的组可以用来在读取操作期间存储由处理器592确定的数据位，或在编程操作期间存储从数据总线520引入的数据位。引入的数据位表示意图编程到存储器阵列(比如图5中的存储器阵列501)中的写入数据。I/O接口595提供数据锁存器594与数据总线520之间的接口。
在读取操作或其他存储元件感测操作期间，状态机(比如图5中的状态机512)控制不同的控制栅极电压到寻址的存储元件的供应。随着其步进通过(step through)与由存储器支持的各存储器状态相对应的各预定控制栅极电压，感测模块580可以在这些电压中的一个处跳闸(trip)，并且将会经由总线572把输出从感测模块580提供到处理器592。
该点处，处理器592通过对感测模块的(一个或多个)对跳闸事件和关于从状态机经由输入线593施加的控制栅极电压的信息的考虑来确定结果存储器状态。然后处理器592计算存储器状态的二级制编码，并且将结果数据位存储到数据锁存器594中。核心部分的另一实施例中，位线锁存器582充当锁存器感测模块580的输出的锁存器和如上所述的位线锁存器两者。
编程操作期间，待编程的数据存储在数据锁存器594的组中。编程操作，在状态机512的控制下，包括施加到寻址的存储元件的控制栅极的系列的编程电压脉冲。每个编程脉冲之后是读回(或验证过程)，以确定存储元件是否已经编程为所期望的存储器状态。
相对于所期望的存储器状态，处理器592监视读回存储器状态。当两者一致时，处理器592设定位线锁存器582，以使得位线被提到指定编程抑制电压的状态。这抑制耦接到位线的存储元件被进一步编程，即使编程脉冲出现在其控制栅极上。其他实施例中，处理器592初始地加载位线锁存器582，并且在验证过程期间感测电路将其设定到抑制值。
数据锁存器堆叠体594含有对应于感测模块的数据锁存器的堆叠体。一个实施例中，每个感测模块580存在三个数据锁存器。数据锁存器可以实现为移位寄存器，使得其中存储的并行数据转换为数据总线520的串行数据，并且反之亦然。对应于读取/写入块的全部数据锁存器可以联接在一起，以形成块移位寄存器，使得数据的块可以由串行传输来输入或输出。特别地，读取/写入模块的库可以配置为使得其数据锁存器的组中的每一个将依次把数据移入数据总线或从数据总线移出，如同它们是整个读取/写入块的移位寄存器的部分。
如上所述，实施例中，存储器块内的NAND串可以共用共同的阱(例如，P阱)，并且可以通过在源极和位线浮置的同时将P阱提高到擦除电压Verase达足够持续时间且将存储器单元的所选的块的字线接地，来擦除存储器块中的存储器单元。因为电容性耦合，浮置的位线将提高到Verase，其可以具有24V的最大值Veramax。然而，感测块500中的电路典型地在比Veramax远远更低的电压(例如，4伏特)下操作。
为了在擦除操作期间将较高电压位线与感测块500中的较低电压电路隔离，每条位线经由位线选择晶体管耦接到对应的感测模块和位线锁存器。例如，如图6中所图示，位线600经由位线选择晶体管602耦接到感测模块580和位线锁存器582。位线选择晶体管602包含第一端子604(例如，漏极端子)、第二端子606(例如，栅极端子)以及第三端子608(例如，源极端子)。擦除操作期间，基于耦接到第二端子606的控制信号，位线选择晶体管602将位线600从感测模块580和位线锁存器582断开。
从而在擦除操作期间，位线选择晶体管必须能够维持Veramax，并且特别地，位线选择晶体管必须具有大于Veramax的结击穿电压。提高晶体管结击穿电压的一种技术是增大晶体管宽度。然而，因为限制的可用空间和设计规则局限，此技术无法提供击穿电压上的足够大的提高来维持Vermax。用于提高晶体管结击穿电压的另一种技术是改进制造工艺参数。然而，进行这样的工艺调整可能负面地影响遍布存储器装置的其他晶体管参数。
图7A-7B图示了位线选择晶体管M0，M1，……，M15的阵列700的实施例，图7A图示了布局图且图7B图示了等效电路。位线选择晶体管M0，M1，……，M15中的每一个分别具有对应的第一端子D0，D1，……，D15(例如，漏极端子)，分别耦接到第一栅极导体G0(晶体管M0，……，M7)和第二栅极导体G1(晶体管M8，……，M15)的第二端子(例如，栅极端子)，以及第三端子S0，S1，……，S15(例如，源极端子)。实施例中，第一栅极导体G0和第二栅极导体G1为多晶硅。位线选择晶体管M0，M1，……，M15中的每一个还分别具有有源区域AA0，AA1，……，AA15。本领域普通技术人员将理解，第一端子D0，D1，……，D15可替换地可以为源极端子，并且第三端子S0，S1，……，S15可替换地可以为漏极端子。本领域普通技术人员还将理解，位线选择晶体管的阵列可以包含比16个更多或更少的晶体管。
实施例中，第一端子D0，D1，……，D15耦接到对应的位线(未示出)，并且第三端子S0，S1，……，S15耦接到对应的感测块(未示出)。因为在擦除操作期间位线浮置到比感测块中的电压更高的电压(例如，Veramax)，第一端子D0，D1，……，D15本文中也称为高压(HV)端子，并且第三端子S0，S1，……，S15本文中也称为低电压(LV)端子。
阵列700包含第一边缘区域702、第二边缘区域704以及分流区域706。第一边缘区域702为阵列700的第一(例如，左)边缘处的区域，并且第二边缘区域704为阵列700的第二(例如，右)边缘处的区域。阵列700包含与第一边缘区域702相邻的边缘位线选择晶体管M0和M8，和与第二边缘区域704相邻的边缘位线选择晶体管M7和M15。
阵列700还包含分流区域706。分流区域是晶体管阵列中的中断，其在晶体管的预定数目Nshunt之后发生。在示例性阵列700中，分流区域706在Nshunt＝4个晶体管之后发生。本领域普通技术人员将理解，可以采用其他Nshunt值。
阵列700包含与分流区域706相邻的分流位线选择晶体管M3，M4，M11和M12。两个相邻的分流位线选择晶体管(例如，M3和M4)之间在与有源区域的长轴垂直的方向上的间距D1大于相邻的位线选择晶体管(例如，M0和M1，M6和M7)的全部其他对之间在与有源区域的长轴垂直的方向上的间距D2。
如本文所用的，“内部位线选择晶体管”是位线选择晶体管的阵列中不是边缘晶体管或分流晶体管的位线选择晶体管。从而，阵列700，包含边缘位线选择晶体管M0，M8，M7和M15，分流位线选择晶体管M3，M11，M4和M12以及内部位线选择晶体管M1，M2，M5，M6，M9，M10，M13和M14。
已经观察到，在位线选择晶体管的阵列(比如阵列700)中，阵列中的每个晶体管的结击穿电压受相邻的晶体管的端子的电压Vnei的影响，并且结击穿电压随着Vnei升高而升高。擦除操作期间，全部位线浮置到Veramax。相应地，全部内部位线选择晶体管具有高的Vnei，并且从而具有对应的高的结击穿电压。相比之下，边缘和分流位线选择晶体管不具有升高的高结击穿电压。
图8图示了位线选择晶体管M0，M1，……，M15的阵列800的布局图的实施例，包含边缘晶体管M0，M7，M8和M15，以及分流晶体管M3，M4，M11和M12。阵列800还包含虚设位线选择晶体管MDE1，MDE2，MDE3，MDE4，MDS1和MDS2。虚设位线选择晶体管MDE1，MDE2，MDE3，MDE4分别与边缘位线选择晶体管M0，M8，M7和M15相邻。虚设位线选择晶体管MDS1与分流位线选择晶体管M3和M4相邻，并且虚设位线选择晶体管MDS2与分流位线选择晶体管M11和M12相邻。
特别地，MDE1为与边缘位线选择晶体管M0相邻的第一虚设位线选择晶体管，并且MDS1为与分流位线选择晶体管M3和分流位线选择晶体管M4相邻的第二虚设位线选择晶体管。
虚设位线选择晶体管MDE1，MDE2，MDE3，MDE4，MDS1和MDS2中的每一个具有对应的第一端子(例如，漏极端子)、第二(例如，栅极端子)以及第三端子(例如，源极端子)。虚设位线选择晶体管MDE1，MDE2，MDE3，MDE4，MDS1和MDS2中的每一个的第一端子耦接到浮置(即，不连接到任何其他端子)的对应的虚设位线(未示出)。虚设位线选择晶体管MDE1，MDS1和MDE3的第二端子耦接到第一栅极导体G0，并且虚设位线选择晶体管MDE2，MDS2和MDE4的第二端子耦接到第二栅极导体G1。虚设位线选择晶体管MDE1，MDE2，MDE3，MDE4，MDS1和MDS2中的每一个的第三端子为浮置的(即，不连接到任何其他端子)。
位线选择晶体管M0，M1，……，M15中的每一个具有第一宽度W1，虚设位线选择晶体管MDE1，MDE2，MDE3和MDE4中的每一个具有第二宽度W2，并且虚设位线选择晶体管MDS1和MDS2中的每一个具有第三宽度。实施例中，第二宽度大于第一宽度。特别地，因为虚设位线选择晶体管MDE1，MDE2，MDE3和MDE4与阵列800的边缘相邻，选择第二宽度W2使得虚设位线选择晶体管MDE1，MDE2，MDE3和MDE4的结击穿电压至少为Veramax(例如，24V)。实施例中，第三宽度W3实质上等于第一宽度W1。
实施例中，第一宽度W1在约4000埃(angstrom)至约800埃之间，第二宽度W2在约10000埃至约30000埃之间，并且第三宽度W3在约4000埃至约10000埃之间。可以使用第一宽度W1、第二宽度W2以及第三宽度W3的其他值。
在不期望被任何特定理论约束的情况下，相信因为虚设位线选择晶体管MDE1，MDE2，MDE3，MDE4，MDS1和MDS2各自具有耦接到浮置的对应的虚设位线(未示出)的第一端子，虚设位线在擦除操作期间将浮置到Veramax，并且因此虚设位线选择晶体管MDE1，MDE2，MDE3，MDE4，MDS1和MDS2中的每一个的第一端子在擦除操作期间同样将处于Veramax。
因为虚设位线选择晶体管MDE1，MDE2，MDE3和MDE4分别与边缘位线选择晶体管M0，M8，M7和M15相邻，相信边缘位线选择晶体管M0，M8，M7和M15将具有高Vnei(例如，Veramax)并且从而具有对应的高结击穿电压。
因为虚设位线选择晶体管MDS1与分流位线选择晶体管M3和M4相邻，并且虚设位线选择晶体管MDS2与分流位线选择晶体管M11和M12相邻，相信分流位线选择晶体管M3，M4，M11和M12将具有高Vnei(例如，Veramax)，并且从而具有对应的高结击穿电压。
图9图示了位线选择晶体管M0，M1，……，M15的阵列900的布局图的实施例，其包含边缘晶体管M0，M7，M8和M15，以及分流晶体管M3，M4，M11和M12。阵列900还包含多晶硅屏蔽SPE1，SPE2和SPS1。多晶硅屏蔽SPE1与边缘位线选择晶体管M0和M8相邻，并且多晶硅屏蔽SPE2与边缘位线选择晶体管M7和M15相邻。多晶硅屏蔽SPS1与分流位线选择晶体管M3，M4，M11和M12相邻。擦除操作期间，多晶硅屏蔽SPE1，SPE2和SPS1中的每一个连接到对应的虚设位线，虚设位线耦接到Verase。
特别地，SPE1为与边缘位线选择晶体管M0和M8相邻的第一多晶硅屏蔽，并且SPS1为与分流位线选择晶体管M3和分流位线选择晶体管M4相邻的第二多晶硅屏蔽。
第一栅极导体G0具有长轴，并且多晶硅屏蔽SPE1，SPE2和SPS1中的每一个具有与第一栅极导体G0的长轴实质上垂直的长轴。第二栅极导体G1具有与第一栅极导体G0的长轴实质上平行的长轴。
第一栅极导体G0具有第四宽度W4，并且多晶硅屏蔽SPE1，SPE2和SPS1中的每一个具有第五宽度W5。实施例中，第四宽度W4在约8000埃与约15000埃之间，并且第五宽度W5在约2000埃与约10000埃之间。可以使用第四宽度W4和第五宽度W5的其他值。
在不期望被任何特定理论约束的情况下，相信因为多晶硅屏蔽SPE1，SPE2和SPS1连接到耦接到Verase的对应的虚设位线，多晶硅屏蔽SPE1，SPE2和SPS1将在擦除操作期间被提高到Verase，并且将提高边缘位线选择晶体管M0，M7，M8和M15以及分流位线选择晶体管M3，M4，M11和M12中的每一个的结击穿电压。
图10图示了位线选择晶体管M0，M1，……，M15的阵列1000的布局图的实施例，其包含边缘晶体管M0，M7，M8和M15以及分流晶体管M3，M4，M11和M12。阵列1000还包含虚设位线选择晶体管MDE1，MDE2，MDE3，MDE4，MDS1和MDS2。虚设位线选择晶体管MDE1，MDE2，MDE3，MDE4分别与边缘位线选择晶体管M0，M8，M7和M15相邻。虚设位线选择晶体管MDS1与分流位线选择晶体管M3和M4相邻，并且虚设位线选择晶体管MDS2与分流位线选择晶体管M11和M12相邻。阵列100还包含多晶硅屏蔽SPE1和SPE2。多晶硅屏蔽SPE1与边缘位线选择晶体管M0和M8相邻，并且多晶硅屏蔽SPE2与边缘位线选择晶体管M7和M15相邻。
位线选择晶体管M0，M1，……，M15中的每一个具有第一宽度W1，并且虚设位线选择晶体管MDE1，MDE2，MDE3，MDE4，MDS1和MDS2中的每一个具有与第一宽度实质上相等的宽度。
在不期望被任何特定理论约束的情况下，相信因为虚设位线选择晶体管MDE1，MDE2，MDE3，MDE4，MDS1和MDS2各自具有耦接到浮置的对应的虚设位线(未示出)的第一端子，虚设位线将在擦除操作期间浮置到Veramax，并且因此虚设位线选择晶体管MDE1，MDE2，MDE3，MDE4，MDS1和MDS2中的每一个的第一端子在擦除操作期间将同样处于Veramax。
因为虚设位线选择晶体管MDE1，MDE2，MDE3和MDE4分别与边缘位线选择晶体管M0，M8，M7和M15相邻，相信边缘位线选择晶体管M0，M8，M7和M15将具有高Vnei(例如，Veramax)，并且从而具有对应的高结击穿电压。
因为虚设位线选择晶体管MDS1与分流位线选择晶体管M3和M4相邻，并且虚设位线选择晶体管MDS2与分流位线选择晶体管M11和M12相邻，相信分流位线选择晶体管M3，M4，M11和M12将具有高Vnei(例如，Veramax)，并且从而具有对应的高结击穿电压。
在不期望被任何特定理论约束的情况下，相信因为多晶硅屏蔽SPE1和SPE2连接到耦接到Verase的对应的虚设位线，多晶硅屏蔽SPE1和SPE2将在擦除操作期间提高到Verase，并且将提高虚设位线选择晶体管MDE1，MDE2，MDE3和MDE4中的每一个的结击穿电压。
所公开的技术的一个实施例包含非易失性存储系统。非易失性存储系统包含存储器阵列，其包含多个位线和多个感测块，布置为位线选择晶体管阵列的多个位线选择晶体管，耦接在位线中的对应的一个与感测块中的对应的一个之间的每条位线选择晶体管，位线选择晶体管阵列包含与位线选择晶体管阵列的边缘相邻的边缘位线选择晶体管，以及与边缘位线选择晶体管相邻的第一虚设位线选择晶体管。
所公开的技术的另一实施例包含非易失性存储系统。非易失性存储系统包含存储器阵列，其包含多个位线和多个感测块，布置为位线选择晶体管阵列的多个位线选择晶体管，耦接在位线中的对应的一个与感测块中的对应的一个之间的每条位线选择晶体管，位线选择晶体管阵列包括与位线选择晶体管阵列的边缘相邻的边缘位线选择晶体管，包括多晶硅栅极的边缘位线选择晶体管，以及与多晶硅栅极相邻的第一多晶硅屏蔽。
所公开的技术的另一实施例包含非易失性存储系统。非易失性存储系统包含存储器阵列，其包含多个位线和多个感测块，布置为位线选择晶体管阵列的多个位线选择晶体管，耦接在位线中的对应的一个与感测块中的对应的一个之间的每条位线选择晶体管，位线选择晶体管阵列包括与位线选择晶体管阵列的边缘相邻的边缘位线选择晶体管，包括多晶硅栅极的边缘位线选择晶体管，与边缘位线选择晶体管相邻的第一虚设位线选择晶体管，以及与多晶硅栅极相邻的第一多晶硅屏蔽。
所公开的技术的另一实施例包含形成非易失性存储系统的方法。方法包含提供存储器阵列，其包含多个位线和多个感测块，提供布置为位线选择晶体管阵列的多个位线选择晶体管，位线选择晶体管阵列包括与位线选择晶体管阵列的边缘相邻的边缘位线选择晶体管，将每条位线选择晶体管耦接在位线中的对应的一个与感测块中的对应的一个之间，并且将第一虚设位线选择晶体管设置在边缘位线选择晶体管附近。
为了本文的目的，应当注意附图中图示的各特征的规格可能不一定按比例绘制。
为了本文的目的，说明书中涉及“实施例”“一个实施例”“一些实施例”或“另一实施例”可以用来描述不同的实施例，并且不应定指代相同的实施例。
为了本文的目的，连接可以为直接连接或间接连接(例如，经由另一零件)。一些情况下，当元件称为连接或耦接到另一元件时，元件可以直接地连接到其他元件或经由介于中间的元件间接地连接到其他元件。当元件称为直接连接到另一元件时，则在元件与其他元件之间不存在介于中间的元件。
为了本文的目的，术语“基于”可以解读为“至少部分地基于”。
为了本文的目的，在没有额外语境的情况下，数字术语的使用，比如“第一”对象、“第二”对象以及“第三”对象不暗示对象的顺序，反之可以用于辨别目的，以辨别不同的对象。
为了本文的目的，术语对象的"组"可以指对象中的一个或多个的“组”。
尽管已经针对结构特征和/或方法论行为以语言描述了主题，应当理解，所附权利要求限定的主题不一定受限于上面描述的具体特征或行为。反之，上面描述的具体特征和行为作为实现权利要求的示例形式而公开。

Claims (12)

1.一种非易失性存储系统，包括：
存储器阵列，包含多个位线和多个感测块；
多个位线选择晶体管，所述多个位线选择晶体管布置为位线选择晶体管阵列，每个位线选择晶体管耦接在所述位线中的对应的一个与所述感测块中的对应的一个之间，所述位线选择晶体管阵列包括边缘位线选择晶体管，所述边缘位线选择晶体管与所述位线选择晶体管阵列的边缘相邻；以及
第一虚设位线选择晶体管，所述第一虚设位线选择晶体管与所述边缘位线选择晶体管相邻；以及
其中所述边缘位线选择晶体管包括第一宽度；
所述第一虚设位线选择晶体管包括第二宽度；并且
所述第二宽度大于所述第一宽度。
2.根据权利要求1所述的非易失性存储系统，其中所述第二宽度实质上等于所述第一宽度。
3.根据权利要求1所述的非易失性存储系统，其中所述位线选择晶体管阵列还包括：
分流位线选择晶体管，所述分流位线选择晶体管与所述位线选择晶体管阵列的分流区域相邻；以及
第二虚设位线选择晶体管，所述第二虚设位线选择晶体管与所述分流位线选择晶体管相邻。
4.根据权利要求3所述的非易失性存储系统，其中：
所述分流位线选择晶体管包括第一宽度；并且
所述第二虚设位线选择晶体管包括实质上等于所述第一宽度的第三宽度。
5.根据权利要求1-4中任一项所述的非易失性存储系统，其中：
所述存储器阵列包括非易失性存储器，所述非易失性存储器单片地形成为存储器单元的一个或多个物理级，所述存储器单元具有设置在硅基板上方的有源区域；并且
所述非易失性存储系统包含与所述存储器阵列的操作相关联的电路。
6.根据权利要求1-4中任一项所述的非易失性存储系统，其中所述存储器阵列包括三维存储器阵列。
7.一种形成非易失性存储系统的方法，所述方法包括：
提供存储器阵列，所述存储器阵列包含多个位线和多个感测块；
提供多个位线选择晶体管，所述多个位线选择晶体管布置为位线选择晶体管阵列，所述位线选择晶体管阵列包括边缘位线选择晶体管，所述边缘位线选择晶体管与所述位线选择晶体管阵列的边缘相邻；
将每个位线选择晶体管耦接在所述位线中的对应的一个与所述感测块中的对应的一个之间；并且
将第一虚设位线选择晶体管设置为与所述边缘位线选择晶体管相邻；并且
其中所述边缘位线选择晶体管包括第一宽度；
所述第一虚设位线选择晶体管包括第二宽度；并且
所述第二宽度大于所述第一宽度。
8.根据权利要求7所述的方法，其中所述第二宽度实质上等于所述第一宽度。
9.根据权利要求7所述的方法，还包括：
在所述位线选择晶体管阵列中形成分流区域；
提供与所述分流区域相邻的分流位线选择晶体管；以及
提供与所述分流位线选择晶体管相邻的第二虚设位线选择晶体管。
10.根据权利要求9所述的方法，其中：
所述分流位线选择晶体管包括第一宽度；并且
所述第二虚设位线选择晶体管包括实质上等于所述第一宽度的第三宽度。
11.根据权利要求7-10中任一项所述的方法，其中：
所述存储器阵列包括非易失性存储器，所述非易失性存储器单片地形成为存储器单元的一个或多个物理级，所述存储器单元具有设置在硅基板上方的有源区域；并且
所述非易失性存储系统包含与所述存储器阵列的操作相关联的电路。
12.根据权利要求7-10中任一项所述的方法，其中所述存储器阵列包括三维存储器阵列。
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