JP2021034073A

JP2021034073A - 記憶装置

Info

Publication number: JP2021034073A
Application number: JP2019150363A
Authority: JP
Inventors: 智紀黒沢; Tomoki Kurosawa; 大中村; Dai Nakamura
Original assignee: Kioxia Corp
Current assignee: Kioxia Corp
Priority date: 2019-08-20
Filing date: 2019-08-20
Publication date: 2021-03-01
Also published as: CN112420105A; TW202109527A; US20210057032A1; US11139039B2; CN112420105B; TWI722756B

Abstract

【課題】高速動作を妨げずに、ワード線間のリークを的確に検出することが可能な記憶装置を提供する。【解決手段】実施形態に係る記憶装置は、メモリセルＭＴＡと、メモリセルに接続されたワード線ＷＬＡと、ワード線に対する選択信号を生成するワード線ドライバ１０と、ワード線ドライバで生成された選択信号が入力するゲートと、選択信号に基づく信号をワード線に供給するドレインとを含む第１のトランジスタ２０と、メモリセルにデータを書き込んだ後のベリファイ期間中に第１のトランジスタに流れる電流に基づく値を検出する検出回路３０とを備える。【選択図】図３

Description

本発明の実施形態は、記憶装置に関する。

半導体基板上にメモリセルが集積化された記憶装置（半導体集積回路装置）において、隣接するワード線間で電流のリークが生じると、適正な動作が妨げられるおそれがある。

したがって、ワード線間のリークを的確に検出することが重要である。また、高速動作を妨げずに、ワード線間のリークを検出することも重要である。

特開２０１８−４５７４７号公報

高速動作を妨げずに、ワード線間のリークを的確に検出することが可能な記憶装置を提供する。

実施形態に係る記憶装置は、メモリセルと、前記メモリセルに接続されたワード線と、前記ワード線に対する選択信号を生成するワード線ドライバと、前記ワード線ドライバで生成された選択信号が入力するゲートと、前記選択信号に基づく信号を前記ワード線に供給するドレインとを含む第１のトランジスタと、前記メモリセルにデータを書き込んだ後のベリファイ期間中に前記第１のトランジスタに流れる電流に基づく値を検出する検出回路と、を備える。

実施形態に係る記憶装置の全体的な概略構成を示したブロック図である。実施形態に係る記憶装置のメモリセルアレイの具体的な構成を示した電気回路図である。実施形態に係る記憶装置の検出回路の原理を説明するための基本的な構成を示した図である。実施形態に係る記憶装置における検出方法の手順の概略を示した図である。実施形態に係る記憶装置のベリファイ期間及びプログラム期間における各部の波形を示した図である。実施形態に係る記憶装置の検出回路の詳細な構成例を示した図である。

以下、図面を参照して実施形態を説明する。

図１は、実施形態に係る記憶装置（半導体集積回路装置）の全体的な概略構成を示したブロック図である。

図１に示すように、本実施形態に係る記憶装置１０００は、周辺回路１００及び記憶回路２００を含んでいる。

周辺回路１００は、メモリコントローラ（図示せず）との間で各種信号の送受を行い、記憶回路２００の各種動作（書き込み動作、読み出し動作及び消去動作等）を制御するものである。

記憶回路２００は、複数のプレーンプレーン２１０及び２２０を含んでいる。プレーンは、独立して、書き込み動作、読み出し動作及び消去動作を実行することが可能な単位である。すなわち、プレーンは、書き込み動作、読み出し動作及び消去動作が実行される最小単位である。なお、図１に示した例では、記憶回路２００は２つのプレーン２１０及び２２０を含んでいるが、プレーンの数は特に制限されるものではない。

プレーン２１０及びプレーン２２０の基本的な構成は同じであり、プレーン２１０はメモリセルアレイ２１１、ロウデコーダ２１２及びセンスアンプモジュール２１３を含んでおり、プレーン２２０はメモリセルアレイ２２１、ロウデコーダ２２２及びセンスアンプモジュール２２３を含んでいる。

図２は、メモリセルアレイ（メモリセルアレイ２１１或いはメモリセルアレイ２２１）の具体的な構成を示した電気回路図である。

図２に示すように、メモリセルアレイ（メモリセルアレイ２１１或いはメモリセルアレイ２２１）は、複数のブロックＢＬＫ０〜ＢＬＫ（ｎ−１）を含んでいる。各ブロックＢＬＫは、複数の不揮発性メモリセル（不揮発性メモリセルトランジスタ）ＭＴを含んでおり、データの消去単位となる。

各ブロックＢＬＫは、複数のＮＡＮＤストリングＮＳを含んでいる。ＮＡＮＤストリングＮＳは、ビット線ＢＬ０〜ＢＬ（ｍ−１）それぞれに対応して設けられている。各ＮＡＮＤストリングＮＳは、選択トランジスタＳＴ１と、選択トランジスタＳＴ２と、複数のメモリセルトランジスタＭＴ０〜ＭＴ７とを含んでいる。メモリセルトランジスタＭＴ０〜ＭＴ７は、選択トランジスタＳＴ１と選択トランジスタＳＴ２との間に直列に接続されている。なお、図２に示した例では、各ＮＡＮＤストリングＮＳは、８つのメモリセルトランジスタＭＴ０〜ＭＴ７を含んでいるが、メモリセルトランジスタの数は特に限定されるものではない。

各メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、電荷蓄積層に蓄積された電荷量に応じたデータを不揮発に記憶することができる。メモリセルトランジスタＭＴには、１ビットのデータを記憶するＳＬＣ（single-level cell）方式を採用してもよいし、複数ビットのデータを記憶するＭＬＣ（multi-level cell）方式を採用してもよい。

同一ブロックにおいて、選択トランジスタＳＴ１のゲートどうしは選択ゲート線ＳＧＤによって共通接続され、選択トランジスタＳＴ２のゲートどうしは選択ゲート線ＳＧＳによって共通接続されている。また、メモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートどうしはそれぞれ、ワード線ＷＬ０〜ＷＬ７によって共通接続されている。

同一のメモリセルアレイにおいて、同一列に位置する選択トランジスタＳＴ１のドレインどうしは、対応するビット線ＢＬによって共通接続されている。また、同一のブロックＢＬＫにおいて、選択トランジスタＳＴ２のソースどうしは、ソース線ＳＬによって共通接続されている。

次に、本実施形態に係る記憶装置における、主として検出回路について説明する。検出回路は、図１に示した周辺回路１００内に設けられている。

図３は、本実施形態に係る記憶装置の検出回路の原理を説明するための基本的な構成を示した図である。

図３では、選択されたワード線ＷＬＡに接続された不揮発性メモリセルトランジスタ（不揮発性メモリセル）ＭＴＡにデータを書き込む場合を想定している。また、選択されたワード線ＷＬＡに隣接するワード線をＷＬＢで示し、ワード線ＷＬＢに接続された不揮発性メモリセルトランジスタをＭＴＢで示している。

ワード線ドライバ１０によってワード線ＷＬＡに対する選択信号が生成される。ワード線ドライバ１０で生成された選択信号がＰＭＯＳトランジスタ２０（第１のトランジスタ）のゲートに入力する。ＰＭＯＳトランジスタ２０のドレインはワード線ＷＬＡに接続されており、選択信号に基づく信号がＰＭＯＳトランジスタ２０のドレインからワード線ＷＬＡに供給され、ワード線ＷＬＡによって選択されたメモリセルトランジスタＭＴＡにデータが書き込まれる。

また、ＰＭＯＳトランジスタ２０のドレインには、抵抗６１ａ及び抵抗６１ｂを含む分圧回路６１が接続されている。

ここで、ワード線ＷＬＡとワード線ＷＬＢとがショートして、ワード線ＷＬＡとワード線ＷＬＢとの間でリーク電流が流れると、正常な動作を行うことができなくなる。特に、複数のプレーン（図１の例では、プレーン２１０及び２２０）で共通の電源回路を用いているような場合には、ワード線間リークが生じている異常ブロックＢＬＫの影響が複数のプレーン全体に波及するおそれがある。したがって、ワード線間リークを検出する検出回路を設けることが望ましい。

従来から提案されている検出回路では、プログラム期間（メモリセルにデータを書き込む期間）とベリファイ期間（メモリセルに書き込まれたデータをベリファイする期間）との間にリーク電流の検出期間を設け、ベリファイ期間の後に検出期間を経て次のプログラム期間に移行するという手順がとられていた。このように、従来は、ベリファイ期間の後に検出期間を設けていたため、検出期間の存在によって高速動作が妨げられるという問題があった。

本実施形態では、ベリファイ期間中にＰＭＯＳトランジスタ２０に流れる電流に基づく値を検出する検出回路３０を設けている。検出回路３０には書き込み制御回路４０が接続されており、書き込み制御回路４０では、検出回路３０で得られた検出結果に基づいてベリファイ期間の後の書き込み制御を行う。すなわち、検出回路３０で得られた検出結果が所定の基準を満たしていない場合には、ワード線ＷＬＡにリークがあると判断され、少なくともワード線ＷＬＡに接続された全てのメモリセルトランジスタへの書き込みは禁止される。例えば、リークがあると判断されたワード線ＷＬＡが含まれるブロックＢＬＫがバッドブロック化される。

図４は、上述した本実施形態の検出方法の手順の概略を示した図である。

図４に示すように、本実施形態では、メモリセルにデータを書き込むプログラム期間の後のベリファイ期間中の所定時点で検出動作を行うようにしている。すなわち、ベリファイ期間中の所定時点で、ＰＭＯＳトランジスタ２０に流れる電流に基づく値が検出回路３０で検出される。書き込み制御回路４０では、検出回路３０で得られた検出結果に基づいて書き込み制御を行う。検出回路３０で得られた検出結果が所定の基準を満たしていない場合には、図４（ａ）に示すように、その後の書き込みは禁止される。検出回路３０で得られた検出結果が所定の基準を満たしている場合には、図４（ｂ）に示すように、その後の書き込みは継続される。書き込み禁止或いは書き込み継続の判断もベリファイ期間中に行われる。

図５は、ベリファイ期間及びプログラム期間（書き込み期間）における各部の波形（電圧波形、電流波形）を示した図である。

後述するように、図３の分圧回路６１には定電流が供給される。したがって、分圧回路６１に供給される定電流は、ＰＭＯＳトランジスタ２０に流れる電流（ＰＭＯＳ電流）と選択ワード線ＷＬＡに流れるリーク電流とを加算した値になる。すなわち、ＰＭＯＳトランジスタ２０に流れる電流は、選択ワード線ＷＬＡに流れるリーク電流に依存する。したがって、選択ワード線ＷＬＡと隣接ワード線ＷＬＢとがショートしていない場合には、リーク電流がゼロであり、ＰＭＯＳトランジスタ２０に流れる電流（ａ）は一定値に保たれる。一方、選択ワード線ＷＬＡと隣接ワード線ＷＬＢとがショートしている場合には、選択ワード線ＷＬＡにリーク電流が流れるため、ＰＭＯＳトランジスタ２０に流れる電流（ｂ）は減少する。したがって、ベリファイ期間内の所定時点で検出動作を行い、ＰＭＯＳトランジスタ２０に流れる電流（ＰＭＯＳ電流）を基準電流と比較することで、リーク電流の有無（ショートの有無）を判定することができる。

なお、検出動作を行う時点（所定時点）は、ワード線間のリーク（ショート）によってＰＭＯＳ電流が基準電流よりも小さくなる時点であれば、特に限定されるものではない。例えば、ビット線（ＢＬ）電位をセンスするセンス期間前でも、センス期間中でも、センス期間後でもよい。

このように、本実施形態では、ＰＭＯＳトランジスタ２０に流れる電流に基づく値を検出回路３０で検出することにより、ベリファイ期間中にリーク電流の検出を行うことが可能である。そのため、ベリファイ期間及びプログラム期間とは別に検出期間を設けなくてもよく、ベリファイ期間の後に直ちに書き込みを行うことが可能である。したがって、本実施形態では、高速動作を妨げずに、ワード線間のリークを的確に検出することが可能となる。

次に、本実施形態に係る記憶装置の検出回路３０の詳細な構成例を、図６を参照して説明する。

本例でも、図３の場合と同様に、選択されたワード線ＷＬＡに接続されたメモリセルトランジスタＭＴＡにデータを書き込む場合を想定している。例えば、選択されたワード線ＷＬＡには電圧１Ｖが印加され、隣接するワード線ＷＬＢには電圧８Ｖが印加されており、ワード線ＷＬＡとワード線ＷＬＢとの間に流れるリーク電流を検出する場合を想定している。

図６に示すように、検出回路３０は、ＰＭＯＳトランジスタ（第２のトランジスタ）３２と、等電流生成回路３３と、定電流源３４と、コンパレータ３５とを含んでいる。

分圧回路６１は、ＰＭＯＳトランジスタ（第１のトランジスタ）２０のドレインに接続されており、分圧回路６１には、ＰＭＯＳトランジスタ２０に流れる電流とワード線ＷＬＡに流れる電流とが加算された電流が流れる。図６では、分圧回路６１に流れる電流をＩｏｆｆ_ｓｅｔとしている。また、ワード線ＷＬＡに流れる電流をｉｌｅａｋとしている。したがって、ＰＭＯＳトランジスタ２０に流れる電流は、Ｉｏｆｆ_ｓｅｔ−ｉｌｅａｋである。

分圧回路６１は、ＰＭＯＳトランジスタ２０に対して直列に接続された抵抗６１ａ（抵抗値３Ｒ）及び抵抗６１ｂ（抵抗値１Ｒ）によって構成されている。抵抗６１ａと抵抗６１ｂとの接続部分で得られた信号（抵抗６１ａ及び抵抗６１ｂで分圧された電圧信号）は、ワード線ドライバ１０を構成する演算増幅器の反転入力にフィードバックされている。演算増幅器（ワード線ドライバ１０）の非反転入力には、ＲＥＦジェネレータ５０から所定電圧（０Ｖ〜２Ｖ程度の一定電圧）が入力している。また、演算増幅器（ワード線ドライバ１０）の出力はＰＭＯＳトランジスタ２０のゲートに入力している。すなわち、ＰＭＯＳトランジスタ２０のゲートには、ワード線ドライバ１０で生成された選択信号が入力している。このような構成により、分圧回路６１には定電流Ｉｏｆｆ_ｓｅｔが流れる。

演算増幅器（ワード線ドライバ１０）の出力は、ＰＭＯＳトランジスタ（第２のトランジスタ）３２のゲートにも入力している。すなわち、ワード線ドライバ１０で生成された選択信号が、ＰＭＯＳトランジスタ３２のゲートにも入力している。ＰＭＯＳトランジスタ３２はＰＭＯＳトランジスタ２０の特性と等価な特性を有しており、ＰＭＯＳトランジスタ３２のソースにはＰＭＯＳトランジスタ２０のソースと同一の電源電圧（１５Ｖ程度）が印加されている。そのため、ＰＭＯＳトランジスタ３２には、ＰＭＯＳトランジスタ２０に流れる電流と等しい電流が流れる。したがって、ＰＭＯＳトランジスタ３２に流れる電流はＩｏｆｆ_ｓｅｔ−ｉｌｅａｋであり、電流路ＣＰ１には電流Ｉ１＝Ｉｏｆｆ_ｓｅｔ−ｉｌｅａｋが流れる。

等電流生成回路３３は、分圧回路６１に流れる電流と等しい電流Ｉｏｆｆ_ｓｅｔを生成するものであり、演算増幅器３３ａ、ＰＭＯＳトランジスタ３３ｂ、抵抗３３ｃ、ＰＭＯＳトランジスタ３３ｄ、ＮＭＯＳトランジスタ３３ｅ及びＮＭＯＳトランジスタ３３ｆによって構成されている。

演算増幅器３３ａの非反転入力には、ＲＥＦジェネレータ５０からの出力電圧が入力している。演算増幅器３３ａの反転入力には、ＰＭＯＳトランジスタ３３ｂと抵抗３３ｃとの接続部分の電圧がフィードバックされている。ＰＭＯＳトランジスタ３３ｂは、ＰＭＯＳトランジスタ２０の特性と等価な特性を有している。また、抵抗３３ｃの抵抗値はＲ１であり、分圧回路６１に含まれる抵抗６１ｂの抵抗値Ｒ１と同一である。したがって、抵抗３３ｃに流れる電流は分圧回路６１を流れる電流と同一であり、ＰＭＯＳトランジスタ３３ｂと抵抗３３ｃとの直列接続には電流Ｉｏｆｆ_ｓｅｔが流れる。

ＰＭＯＳトランジスタ３３ｄは、ＰＭＯＳトランジスタ３３ｂの特性と等価な特性を有しており、ＰＭＯＳトランジスタ３３ｄのソースには、ＰＭＯＳトランジスタ３３ｂのソースと同一の電源電圧（４Ｖ）が印加されている。そのため、ＰＭＯＳトランジスタ３３ｄには、ＰＭＯＳトランジスタ３３ｂに流れる電流と等しい電流が流れる。すなわち、ＰＭＯＳトランジスタ３３ｄには電流Ｉｏｆｆ_ｓｅｔが流れ、ＰＭＯＳトランジスタ３３ｄに対して直列に接続されたＮＭＯＳトランジスタ３３ｅにも電流Ｉｏｆｆ_ｓｅｔが流れる。

また、ＮＭＯＳトランジスタ３３ｆは、ＮＭＯＳトランジスタ３３ｅと等価な特性を有しており、ＮＭＯＳトランジスタ３３ｆのゲートはＮＭＯＳトランジスタ３３ｅのゲートと共通に接続されている。したがって、ＮＭＯＳトランジスタ３３ｆにも、ＮＭＯＳトランジスタ３３ｅに流れる電流と同一の電流Ｉｏｆｆ_ｓｅｔが流れる。

定電流源３４は、等電流生成回路３３に含まれるＮＭＯＳトランジスタ３３ｆのドレインに接続されており、定電流源３４からは定電流Ｉｔｈが供給される。

すでに述べたように、等電流生成回路３３では電流Ｉｏｆｆ_ｓｅｔが生成され、ＮＭＯＳトランジスタ３３ｆには電流Ｉｏｆｆ_ｓｅｔが流れる。したがって、電流路ＣＰ２には、電流Ｉ２＝Ｉｏｆｆ_ｓｅｔ−Ｉｔｈが流れる。

コンパレータ３５には、電流路ＣＰ１に流れる第１の電流（Ｉ１＝Ｉｏｆｆ_ｓｅｔ−ｉｌｅａｋ）と、電流路ＣＰ２に流れる第２の電流（Ｉ２＝Ｉｏｆｆ_ｓｅｔ−Ｉｔｈ）との差分電流（Ｉ１−Ｉ２＝Ｉｔｈ−ｉｌｅａｋ）が供給される。コンパレータ３５では、この差分電流（Ｉｔｈ−ｉｌｅａｋ）に基づいて、ｉｌｅａｋの大きさが所定の基準値よりも大きいか否かを判定される。例えば、ｉｌｅａｋの大きさがＩｔｈの大きさよりも大きいか否かが判定される。

書き込み制御回路４０では、検出回路３０で得られた検出結果に基づいてベリファイ期間の後の書き込み制御を行う。例えば、ｉｌｅａｋの大きさが所定の基準値よりも大きいも場合には、ワード線ＷＬＡにリークがあると判断され、ワード線ＷＬＡが含まれるブロックＢＬＫがバッドブロック化され、その後の書き込みが禁止される。

以上のように、図６に示した構成例では、電流路ＣＰ１に流れる電流Ｉ１（すなわち、ＰＭＯＳトランジスタ３２に流れる電流Ｉ１）に基づく値を検出することで、ＰＭＯＳトランジスタ２０に流れる電流に基づく値を検出することができ、ベリファイ期間中に的確にワード線ＷＬＡのリークを検出することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…ワード線ドライバ
２０…ＰＭＯＳトランジスタ（第１のトランジスタ）
３０…検出回路３２…ＰＭＯＳトランジスタ（第２のトランジスタ）
３３…等電流生成回路３４…定電流源３５…コンパレータ
４０…書き込み制御回路５０…ＲＥＦジェネレータ
６１…分圧回路
１００…周辺回路２００…記憶回路
２１０、２２０…プレーン２１１、２２１…メモリセルアレイ
２１２、２２２…ロウデコーダ２１３、２２３…センスアンプモジュール
ＢＬＫ…ブロックＮＳ…ＮＡＮＤストリング
ＢＬ…ビット線ＳＴ１、ＳＴ２…選択トランジスタ
ＭＴ、ＭＴＡ、ＭＴＢ…メモリセルトランジスタ
ＳＧＤ、ＳＧＳ…選択ゲート線ＳＬ…ソース線
ＷＬ、ＷＬＡ、ＷＬＢ…ワード線

Claims

メモリセルと、
前記メモリセルに接続されたワード線と、
前記ワード線に対する選択信号を生成するワード線ドライバと、
前記ワード線ドライバで生成された選択信号が入力するゲートと、前記選択信号に基づく信号を前記ワード線に供給するドレインとを含む第１のトランジスタと、
前記メモリセルにデータを書き込んだ後のベリファイ期間中に前記第１のトランジスタに流れる電流に基づく値を検出する検出回路と、
を備えることを特徴とする記憶装置。
前記第１のトランジスタのドレインに接続された分圧回路をさらに含む
ことを特徴とする請求項１に記載の記憶装置。
前記分圧回路には定電流が流れる
ことを特徴とする請求項２に記載の記憶装置。
前記分圧回路は抵抗を含む
ことを特徴とする請求項２に記載の記憶装置。
前記分圧回路の所定部分で得られた信号は、前記ワード線ドライバにフィードバックされる
ことを特徴とする請求項２に記載の記憶装置。
前記検出回路は、前記ワード線ドライバで生成された選択信号が入力するゲートを含み且つ前記第１のトランジスタに流れる電流と等しい電流が流れる第２のトランジスタを含む
ことを特徴とする請求項２に記載の記憶装置。
前記検出回路は、前記ベリファイ期間中に前記第２のトランジスタに流れる電流に基づく値を検出することで、前記ベリファイ期間中に前記第１のトランジスタに流れる電流に基づく値を検出する
ことを特徴とする請求項６に記載の記憶装置。
前記検出回路は、前記分圧回路に流れる電流と等しい電流を生成する等電流生成回路を含む
ことを特徴とする請求項６に記載の記憶装置。
前記検出回路は、前記等電流生成回路に接続された定電流源を含み、
前記第２のトランジスタに流れる電流を第１の電流とし、前記等電流生成回路で生成された電流と前記定電流源で生成された電流との差分を第２の電流として、
前記検出回路は、前記第１の電流と前記第２の電流との差分に基づく値を検出する
ことを特徴とする請求項８に記載の記憶装置。
前記第１のトランジスタはＰＭＯＳトランジスタである
ことを特徴とする請求項１に記載の記憶装置。
前記メモリセルは不揮発性メモリセルである
ことを特徴とする請求項１に記載の記憶装置。
前記ベリファイ期間中に前記第１のトランジスタに流れる電流は、前記ワード線に流れるリーク電流に依存する
ことを特徴とする請求項１に記載の記憶装置。
前記検出回路で得られた検出結果に基づいて、前記ベリファイ期間の後の書き込み制御を行う書き込み制御回路をさらに備える
ことを特徴とする請求項１に記載の記憶装置。
前記書き込み制御回路は、前記検出回路で得られた検出結果が所定の基準を満たしていない場合には前記ベリファイ期間の後の書き込みを禁止する
ことを特徴とする請求項１３に記載の記憶装置。