CN1819197A - 使用最少引脚而被测试的半导体器件、以及测试其的方法 - Google Patents

使用最少引脚而被测试的半导体器件、以及测试其的方法 Download PDF

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Abstract

本发明提供了能够使用一个测试引脚、以及使用输入/输出引脚而不需要任何测试引脚而被测试的半导体器件、以及测试其的方法。一种半导体器件包括：测试引脚，用于输入/输出测试数据；操作模式控制器，用于响应于外部复位信号和时钟信号而激活使能信号；操作模式存储装置，用于响应于使能信号，通过测试引脚而与时钟信号相同步地接收串行数据；以及操作模式解码器，用于响应于存储在操作模式存储装置中的串行数据而生成操作模式选择信号。

Description

使用最少引脚而被测试的半导体器件、以及测试其的方法
相关申请的交叉引用
本申请要求于2005年2月3日提交的韩国专利申请第2005-10048号以及于2005年2月4日提交的韩国专利申请第2005-10748号的优先权，通过引用将其内容合并于此。
技术领域
本发明涉及一种片上系统(system-on-chip)和测试其的方法，并且，更具体地，涉及一种能够通过使用一个测试引脚或不需要任何测试引脚而被测试的片上系统、以及测试其的方法。
背景技术
通常，片上系统尺寸和功耗可由于引脚被添加到芯片上而增加。因此，最好减少或移除仅用于测试器件的一个或多个测试引脚。
在引脚仅被提供用来接收时钟信号和复位信号的图像芯片的情况中，不存在用于在测试期间根据测试向量而接收测试信号的备用引脚。由此，需要一个或多个引脚来测试图像芯片。
此外，需要开发新技术以在不需要附加测试引脚的情况下设置各种测试模式，这是因为在具有少量引脚的芯片(如仅使用功能引脚作为测试引脚的图像芯片)中设置各种测试模式是很复杂的。
由于例如移动设备的电子设备要求最小化的尺寸，所以，期望在电子设备中使用的芯片的尺寸减小。在减小芯片尺寸的情况中，适当地将诸如数据输入/输出引脚和电源引脚的输入/输出引脚排列在一侧或两侧上是很复杂的。由此，消除测试引脚是有益的。另外，用于便携式电子设备中的芯片的测试项已增加，从而导致包括更多的测试引脚。
图1示出了具有在其三个侧面上布置的测试引脚的传统片上系统的引脚排列，而图2示出了具有在其两个侧面上布置的测试引脚的传统片上系统的引脚排列。
图1中的芯片具有：例如四个的多个测试引脚TEST_1至TEST_4、RESET引脚；CLK引脚、以及多个输入/输出引脚IO_1至IO_7。输入/输出引脚IO_1至IO_7专用于操作的正常模式。图2中的芯片具有测试引脚TEST、复位引脚RESET、时钟引脚CLK、以及多个输入/输出引脚IO_1至IO_7。输入/输出引脚IO_1至IO_7的一部分可用于操作的测试模式。如果芯片具有更少的输入/输出引脚，则基于图2的测试系统而执行操作的测试模式是很复杂的。
发明内容
本发明的一个方面提供了一种能够使用一个测试引脚而被测试的片上系统、以及测试其的方法。
根据本发明的此方面的半导体器件包括：测试引脚，用于输入/输出测试数据；操作模式控制器，用于响应于外部复位信号和时钟信号而激活使能信号；操作模式存储装置，用于响应于使能信号，通过测试引脚而与时钟信号相同步地接收串行数据；以及操作模式解码器，用于响应于存储在操作模式存储装置中的串行数据而生成操作模式选择信号。
在一个示范实施例中，操作模式控制器包括：位计数器，用于响应于复位信号的低至高逻辑电平转换，而在时钟信号的上升沿计数；以及比较器，用于将位计数器的输出值与操作模式数相比较，以在该输出值小于操作模式数时激活使能信号。在此实施例中，通过串行数据来确定操作模式数。
在一个示范实施例中，从复位信号的低至高逻辑电平转换直到计数值达到操作模式数为止，使能信号处于高逻辑电平。
在一个示范实施例中，操作模式存储装置响应于来自操作模式控制器的使能信号，与时钟信号相同步地对串行数据移位。
在一个示范实施例中，将操作模式存储装置设为指示操作模式。
在一个示范实施例中，将操作模式存储装置设为指示属于操作模式的低级操作模式和测试目标。在此实施例中，测试目标是要测试的半导体器件中的组件。
在一个示范实施例中，测试目标包括输入/输出接口、存储器和内部逻辑。
在一个示范实施例中，复位信号与时钟信号CLK的下降沿相同步地从低转换至高逻辑电平。
在一个示范实施例中，操作模式包括正常操作模式，其中，半导体器件执行正常功能，并且，在移位寄存器中指示正常操作模式。
在一个示范实施例中，半导体器件还包括多路复用器，用于响应于来自操作模式控制器的使能信号的高至低逻辑电平转换，而输出操作模式选择信号。
本发明的另一个方面提供了一种测试半导体器件的方法，其包括：响应于复位信号而激活使能信号；响应于使能信号，通过测试引脚而与时钟信号相同步地接收串行数据；通过确定是否完全地输入了串行数据而去激活使能信号；以及在使能信号被去激活时，响应于串行数据而生成操作模式选择信号。
在一个示范实施例中，使能信号通过低至高逻辑电平转换而被激活，并通过高至低逻辑电平转换而被去激活。
在一个示范实施例中，生成操作模式选择信号的步骤还包括生成测试信号。
在一个示范实施例中，测试信号用于指示通过操作模式选择信号而设置的操作模式的低级操作模式和测试目标。在此实施例中，测试目标是要测试的半导体器件中的组件。
本发明的另一个方面提供了一种能够使用输入/输出引脚而不需要任何测试引脚来被测试的片上系统、以及测试其的方法。根据本发明的此方面的测试电路包括：输入/输出引脚，用于在测试模式中接收测试数据；延迟复位信号生成器，用于将复位信号延迟；计数器，用于响应于复位信号而对时钟信号计数以生成计数值；模式寄存器，用于存储测试数据；以及解码器，用于生成到模式寄存器的选择信号，以指定在模式寄存器中写入测试数据的位置。
在一个示范实施例中，该测试电路还包括输入/输出控制器，该输入/输出控制器包括：第一三态缓冲器，其输入端连接到内部逻辑，而输出端连接到输入/输出引脚，从而将测试数据从内部逻辑发送到输入/输出引脚；第二三态缓冲器，其输入端连接到该引脚，而输出端连接到模式寄存器，从而将测试数据从该引脚发送到测试模式寄存器；以及或门，其输出端连接到第一和第二三态缓冲器的使能端，第一输入端连接到延迟复位信号生成器，而第二输入端连接到计数器。在此实施例中，通过或门的输出信号而使能第一和第二三态缓冲器。
在一个示范实施例中，在计数器的计数值达到预定值时，计数器生成到或门的一个输出端的计数结束信号。在此实施例中，计数结束信号处于高逻辑电平。
在一个示范实施例中，延迟复位信号生成器将延迟的复位信号输出到或门的第二输出端，并且，延迟复位信号生成器取决于测试模式的数目而将复位信号延迟。
在一个示范实施例中，在复位信号处于低逻辑电平时，计数器具有值“0”。
在一个示范实施例中，将复位信号至少延迟时钟信号的|log2N|个周期，并且，N为测试模式的数目。
本发明的另一个方面提供了一种片上系统，其包括：输入/输出引脚，用于输入和输出测试数据；时钟输入，用于接收时钟信号；复位输入，用于接收复位信号；延迟复位信号生成器，用于将复位信号延迟，以生成延迟复位信号；输入/输出控制器，用于在从复位信号的低至高逻辑电平转换到延迟复位信号的低至高逻辑电平转换的时间周期期间使输入/输出引脚用作输入引脚；计数器，用于与复位信号的低至高逻辑电平转换相同步地对时钟信号计数；模式寄存器，用于响应于来自解码器的选择信号而存储测试数据；以及解码器，用于生成选择信号，以取决于计数器的输出值而指定在模式寄存器中来自输入/输出控制器的测试数据的位置。
在一个示范实施例中，该片上系统还包括：第一三态缓冲器，其输入端连接到输入/输出控制器，而输出端连接到输入/输出引脚，从而将测试数据从内部逻辑发送到输入/输出引脚；第二三态缓冲器，其输入端连接到输入/输出引脚，而输出端连接到测试模式寄存器，从而将测试数据从输入/输出引脚发送到模式寄存器；以及或门，其输出端连接到第一和第二三态缓冲器的使能端，第一输入端连接到延迟复位信号生成器，而第二输入端连接到计数器。在此实施例中，通过或门的输出信号而使能第一和第二三态缓冲器。
在一个示范实施例中，在计数值达到预定值时，计数器生成到或门的第一输出端的高逻辑电平的计数结束信号。
在一个示范实施例中，延迟复位信号生成器取决于测试模式的数目而将复位信号延迟，并且，在复位信号处于低逻辑电平时，计数器具有值“0”。
在一个示范实施例中，延迟复位信号生成器将复位信号至少延迟时钟信号的|log2N|个周期，并且，N为测试模式的数目。
在一个示范实施例中，片上系统还包括多路分解器，其输入端连接到输入引脚，第一输出端连接到内部逻辑，而第二输出端连接到测试模式寄存器。在此实施例中，通过计数结束信号和延迟复位信号的逻辑组合而使能多路分解器，并且，输入/输出引脚用作输入引脚。
附图说明
包括了附图以提供本发明的进一步理解、图解本发明的示范实施例、并与描述一起来说明本发明的原理。附图中：
图1示出了具有在其三个侧面上布置的测试引脚的传统片上系统的引脚排列；
图2示出了具有在其两个侧面上布置的测试引脚的传统片上系统的引脚排列；
图3示出了根据本发明的片上系统的引脚排列；
图4是图解根据本发明的图3的片上系统的内部结构的框图；
图5和6是根据本发明的时序图；
图7是根据本发明的另一个实施例的片上系统的框图；
图8是根据本发明的另一个实施例的图7的输入/输出控制器的电路图；
图9是根据本发明的另一个实施例的图7的片上系统的时序图；
图10是根据本发明的另一个实施例的片上系统的框图；以及
图11是根据本发明的另一个实施例的图10的片上系统的时序图。
具体实施方式
下面将通过参照附图而详细地描述本发明的优选实施例。然而，本发明可以不同形式实现，并不应被解释为限于在这里阐述的实施例。相反，提供了这些实施例，使得此公开将透彻且完整，并将向本领域的技术人员完全地传达本发明的范围。在说明书中，相同的附图标记表示相同的元素。
下文中，将描述能够通过使用一个测试引脚而被测试、以减小芯片尺寸的片上系统、以及测试其的方法。
图3示出了根据本发明的片上系统的引脚排列。参照图3，片上系统100包括测试引脚IO_TEST、复位引脚IO_RESET、时钟输入引脚IO_CLK、以及例如七个的多个输入/输出引脚IO_1至IO_7。为了设置片上系统100的操作的测试模式，通过测试引脚IO_TEST而输入串行数据SD。在操作的测试模式期间，不使用所述多个输入/输出引脚IO_1至IO_7。
图4是图解根据本发明的图3的片上系统的内部结构的框图。参照图4，片上系统100包括操作模式控制器110、操作模式存储装置120、操作模式解码器130、多路复用器160、以及例如k个的多个内部测试模块140至150。
在此示范实施例中，假定设置操作模式所需的信号具有log2N位(N＝N1+N2+...+Nk，即操作模式数)。操作模式控制器110包括位计数器(bitcounter)111和比较器112。位计数器111与通过图3中的复位引脚IO_RESET而输入的复位信号RESET的低至高逻辑电平转换相同步地启动。位计数器111在通过复位引脚IO_RESET接收的时钟信号CLK的上升沿计数，以生成到比较器112的计数值Y1。位计数器111的位数M为整数“log2N”。
比较器112将位计数器111的输出值Y1与操作模式数N相比较。如果输出值Y1小于操作模式数N，则比较器112生成使能信号Y2。在此情况下，使能信号Y2具有高逻辑电平(“1”)。操作模式存储装置120包括响应于使能信号Y2而操作的k+1个移位寄存器121至123。在复位信号RESET被禁用时(即，在复位信号RESET具有低到高逻辑电平转换时)，k+1个移位寄存器121至123与时钟信号CLK相同步地依次对外部输入的串行数据SD移位。k+1个移位寄存器121至123在操作模式存储装置120中的位计数器111的输出值Y1达到操作模式数N时停止。也就是说，k+1个移位寄存器121至123在使能信号Y2处于高逻辑电平时操作。将k+1个移位寄存器121至123中的一个设为指示至少一个操作模式。图4图解了一个例子，其中，将移位寄存器121设为指示操作模式。换句话说，在使能信号Y2处于高逻辑电平时，移位寄存器121与时钟信号CLK相同步地依次对串行数据SD移位，并将N1数目的串行数据SD输出到操作模式解码器130。移位寄存器122与时钟信号CLK相同步地依次对串行数据SD移位，并将N2数目的串行数据SD输出到内部测试模块140。同样，移位寄存器123将Nk个串行数据SD输出到内部测试模块150。
操作模式解码器130从移位寄存器121接收N1个串行数据SD，以将2N1个操作模式选择信号输出到多路复用器160。内部测试模块140从移位寄存器122接收N2个串行数据SD，以生成2N2个测试信号，并且，内部测试模块150生成2Nk个测试信号。k个内部测试模块140至150中的每个是用于以每个预定测试模式来测试片上系统100中的所选目标的器件。
多路复用器160通过操作模式控制器110的使能信号R2而被激活，并将输出OP_MODE固定为恒定值(例如，“0000...0000”)，直到完成了操作模式存储装置120的移位操作为止。如果不这样，则会改变操作模式解码器130的输出。因为可根据操作模式解码器130的输出而设置非期望的操作模式，所以，这可能在测试操作期间引起一些问题。
图5和6是根据本发明的时序图。为了简练起见，假定图4中的操作模式存储装置120包括四个移位寄存器，并且操作模式数N为9。参照图5，图4中的操作模式控制器110中的位计数器111与时钟信号的每个上升沿相同步地计数。在时钟信号CLK的下降沿禁止复位信号RESET，以确保移除/恢复余量(margin)。位计数器111与时钟信号CLK的上升沿相同步地操作，并且，在时钟信号CLK的下降沿，通过测试引脚IO_TEST而输入串行数据SD，以确保建立/保持(setup/hold)余量。
与时钟信号CLK相同步地依次对串行数据SD移位。在移位寄存器123中设置一些串行数据C0、C1和C2，在移位寄存器122中设置另一些串行数据B0和B1，并且，在移位寄存器121中设置其余的串行数据A0、A1、A2和A3。移位寄存器122和123的输出SEL2和SEL3指示特定操作模式中的低级(lower)操作模式，或选择低级测试目标。多路复用器160的输出信号OP_MODE被固定为恒定值，直到根据串行数据SD而设置了寄存器121、122和123为止。这是因为操作模式解码器130的输出未改变。
如在上面完整描述的，在根据测试向量、通过测试引脚IO_TEST而输入了串行数据SD的测试模式中，可容易地调整复位信号RESET、时钟信号CLK、以及串行数据SD之间的定时。然而，在正常操作模式中根据时钟信号CLK而改变定时是很复杂的，其中，芯片进行操作，且将串行数据SD固定为恒定值逻辑“0”或“1”。因此，指示特定操作模式的寄存器121的值A0、A1、A2以及A3被定义为逻辑“0”或逻辑“1”。
假定图4中的移位寄存器的数目为1，且操作模式数N为4。参照图6，操作模式控制器110中的位计数器111在时钟信号CLK的上升沿执行计数操作。在时钟信号CLK的下降沿禁止复位信号RESET。位计数器111在时钟信号CLK的上升沿操作，在时钟信号的下降沿，通过测试引脚IO_TEST而输入串行数据SD。因此，充分地确保了与串行数据SD相关的建立/保持余量。
在移位寄存器121中，与时钟信号CLK相同步地依次对串行数据SD移位，以便被设置。值A0、A1、A2和A3各自指示低级操作模式和正常操作。在每个低级操作模式中，分别测试输入/输出接口、存储器和内部逻辑操作。将多路复用器160的输出信号OP_MODE固定为恒定值，直到完全地设置了移位寄存器121为止。
下文中，将描述能够通过使用芯片的输入/输出引脚而不需要测试引脚来测试的片上系统、及其方法。
图7是根据本发明的另一个实施例的片上系统的框图。参照图7，本发明的片上系统200包括延迟复位信号生成器203、计数器204、解码器205、测试模式寄存器206、输入/输出控制器240、时钟信号输入引脚210、复位信号输入引脚220、以及输入/输出引脚230。
时钟信号输入引脚210接收从振荡器(未示出)生成的时钟信号CLK。时钟信号CLK用于使到计数器204和测试模式寄存器206的输入同步。复位信号输入引脚220接收外部复位信号RESET，其被施加到延迟复位信号生成器203和计数器204。复位信号RESET用于确定在测试模式寄存器206中设置指示测试模式的数据的时刻。输入/输出引脚230连接到输入/输出控制器240。在设置测试模式时，输入/输出控制器240将输入/输出引脚230固定为用于接收外部测试数据D_IN的输入引脚。在完全地设置了测试模式之后，输入/输出控制器240将输入/输出引脚230固定为用于将输出数据D_OUT从内部逻辑发送到外部存储器的输出引脚。
延迟复位信号生成器203将从复位输入引脚220输入的复位信号RESET延迟，并将延迟的复位信号DE_RESET输出到输入/输出控制器230。将复位信号RESET延迟与log2N个时钟周期的绝对值(即芯片中的测试模式的数目)相对应的周期以上。也就是说，延迟复位信号生成器203将复位信号RESET延迟一段时间，以设置芯片中的测试模式。例如，当测试模式的数目为6时，设置测试模式寄存器所需的位数为3。由此，将复位信号RESET延迟三个周期以上。另外，延迟复位信号生成器203确定输入/输出引脚230的设置从输入改变为输出的时刻。将计数器204设为在复位信号RESET处于低逻辑电平的时间间隔期间维持值“0”。计数器204在复位信号RESET从低转换为高逻辑电平时计数。计数器204将计数值输出到解码器205，并且，如果计数值达到log2N的绝对值(即芯片中的测试模式的数目)，则生成计数结束信号CNT_DONE。当将计数结束信号CNT_DONE输入到输入/输出控制器240时，输入/输出控制器240将输入/输出引脚230的设置从输入改变为输出。
解码器205生成选择信号，用于选择存储来自输入/输出控制器240的测试数据D_IN的测试模式寄存器206的特定位置。测试模式寄存器206响应于来自解码器205的选择信号，而与时钟信号CLK相同步地存储测试数据D_IN。如上所述，测试模式寄存器206的位数在log2N的绝对值(即芯片中的测试模式的数目)以上。
图8是根据本发明的另一个实施例的图7的输入/输出控制器的电路图。参照图8，输入/输出控制器240包括第一和第二三态缓冲器242和243、以及或门241。第一三态缓冲器242的输入端连接到输入/输出引脚230，而其输出端连接到测试模式寄存器206。或门241的输出端连接到第一和第二三态缓冲器242和243的使能端，并且，或门241的一个输入端连接到延迟复位信号生成器203。第一和第二三态缓冲器242和243通过或门241的输出信号而被使能或禁止。或门241的输出信号为来自延迟复位信号生成器203的延迟复位信号DE_RESET和来自计数器204的计数结束信号CNT_DONE的逻辑组合信号。当延迟复位信号DE_RESET和计数结束信号CNT_DONE中的一个处于高逻辑电平时，第一三态缓冲器242被使能，以通过输入/输出引脚230而将输出数据D_OUT从内部逻辑输出到例如外部存储器的外部器件。当延迟复位信号DE_RESET和计数结束信号CNT_DONE两者皆处于低逻辑电平时，第二三态缓冲器243被使能，以通过输入/输出引脚230而将测试数据D_IN输入到测试模式寄存器206。
图9是根据本发明的另一个实施例的图7的片上系统的时序图。在图9中，假定测试模式的数目为5-8，并且，将一个为二进制数据“101”的测试模式存储在模式寄存器206的预定位置(例如，寄存器位[2:0])中。
参照图7和9，将低逻辑电平的复位信号RESET通过复位输入引脚220而施加到芯片，并经过了一段时间。复位信号RESET从低转换为高逻辑电平(在T1处)。通常，芯片在复位信号RESET的低至高逻辑电平转换时正常地操作。然而，根据本发明，通过延迟复位信号生成器203而将复位信号RESET延迟为预定时间(在T6处)。因此，在复位信号RESET从低转换为高逻辑电平的时刻T1和延迟的复位信号DE_RESET从低转换为高逻辑电平的时刻T6之间，在测试模式寄存器206中设置指示测试模式的值。输入/输出引脚230在时刻T1和时刻T6之间用作输入引脚。在T1处，计数器204开始计数操作。计数器204与时钟信号CLK相同步地对T1之后的上升沿计数。解码器205生成选择信号，用于选择根据计数值而记录通过输入/输出引脚230而输入的测试数据D_IN的测试模式寄存器206的预定位置。在测试模式寄存器206的最低有效位(LSB)中记录值{1，0，1}。由于计数器204的输出在T2处为“0”，所以，在测试模式寄存器206的[0]中写入测试数据D_IN的值“1”。由于计数器的值在T3处为“1”，所以，在测试模式寄存器206的[1]中写入测试数据D_IN的值“0”。由于计数器的值在T4处为“2”，所以，在测试模式寄存器206的[2]中写入测试数据D_IN的值“1”。当计数值达到log2N的绝对值(即芯片中的测试模式的数目)时，计数器204将处于高逻辑电平的计数结束信号CNT_DONE发送到输入/输出控制器240。输入/输出控制器240响应于计数结束信号CNT_DONE，而使输入/输出引脚230用作输出引脚。
图10是根据本发明的另一个实施例的片上系统的框图。参照图10，本发明的片上系统200′具有类似于图1中的片上系统200的结构。然而，片上系统200′具有取代输入/输出引脚230的输入引脚230′、以及取代输入/输出控制器240的多路分解器250。将不会进一步描述参照图7而描述的组件，并且，通过图7中的相同的附图标记来标记与图7中的组件相同的组件。
连接到多路分解器250的输入引脚230′在设置测试模式时用作用于接收外部测试数据Test_IN的测试引脚，而在完全地设置了测试模式之后用作用于接收发送到内部逻辑电路的输入数据Func_IN的输入引脚。延迟复位信号生成器203使从复位输入引脚220输入的复位信号RESET延迟，以将延迟的复位信号DE_RESET发送到或门241。延迟复位信号生成器203生成确定输入引脚230′将其角色从测试引脚改变为正常操作引脚的时刻的延迟的复位信号DE_RESET。将从计数器204生成的计数结束信号CNT_DONE施加到或门，以将输入引脚230′的角色从测试引脚改变为输入引脚。多路分解器250的输入端连接到输入引脚230′，而其第一输出端连接到内部逻辑电路。多路分解器250的第二输出端连接到测试模式寄存器206。多路分解器250根据作为来自计数器204的计数结束信号CNT_DONE和来自延迟复位信号生成器203的延迟的复位信号DE_RESET的逻辑组合信号的使能信号EN，而控制通过输入引脚230′接收的数据。也就是说，当使能信号EN处于低逻辑电平时，多路分解器250的第一输出端被激活，以将测试数据TEST_IN发送到测试模式寄存器206。同时，当使能信号EN处于高逻辑电平时，多路分解器250的第二输出端被激活，以将在正常操作模式下通过输入引脚230′接收的输入数据Func_IN发送到内部逻辑。
图11是根据本发明的另一个实施例的图10的片上系统的时序图。假定测试模式的数目为5-8，并且，将指示一个测试模式的二进制数据“101”记录在测试模式寄存器206的预定位置(例如，[2:0])中。
参照图10和11，将处于低逻辑电平的复位信号RESET通过复位输入引脚220而施加到芯片，并经过了一段时间。复位信号RESET在T1处从低转换为高逻辑电平。通常，芯片在复位信号从低转换为高逻辑电平时开始正常操作。然而，通过延迟复位信号生成器203而将复位信号RESET延迟至预定时刻T6。因此，在时刻T1和时刻T6之间，在测试模式寄存器206中设置指示测试模式的值。复位信号RESET在时刻T1从低转换为高逻辑电平，而延迟的复位信号在时刻T6从低转换为高逻辑电平。输入引脚230′在时刻T1和时刻T6之间用作测试引脚。在T1处，计数器204开始计数。计数器204与时钟信号CLK相同步地对T1之后的时钟信号CLK的上升沿计数。解码器205根据计数器204的计数值而确定通过输入引脚230′而输入测试数据Test_IN的测试模式寄存器206的特定位置。换句话说，在测试模式寄存器206中从LSB起依次写入值{1，0，1}。由于计数器的值在T2处为“0”，所以，在测试模式寄存器的[0]中写入测试数据Test_IN的值“1”。由于计数器的值在T3处为“1”，所以，在测试模式寄存器的[1]中写入测试数据Test_IN的值“1”。由于计数器的值在T4处为“2”，所以，在测试模式寄存器的[2]中写入测试数据Test_IN的值“1”。
当计数值达到log2N的绝对值(即芯片中的测试模式的数目)时，计数器204将处于高逻辑电平的计数结束信号CNT_DONE发送到或门241。当将计数结束信号CNT_DONE施加到多路分解器时，输入引脚230′将其功能恢复为用于接收发送到内部逻辑的数据Func_IN的正常输入引脚。因而，本发明可在无附加测试引脚的情况下设置各种测试模式。
根据本发明的示范实施例，减少在测试信号的输入/输出中使用的引脚的数目，以使片上系统的尺寸最小化，并减小功耗。
根据本发明的一个示范实施例，可使用一个特定测试引脚而设置具有各种低级操作模式的测试模式。在此实施例中，可利用时钟信号和复位信号，调整通过一个测试引脚而针对于测试向量输入的信号的定时。另外，可通过多个移位寄存器而在芯片中设置特定模式的低级操作模式。
尽管已结合在附图中图解的本发明的示范实施例而描述了本发明，但本发明不限于此。对于本领域的技术人员来说显而易见的是，在不背离本发明的范围和精神的情况下可对其作出各种替换、修改和改变。

Claims (30)

1、一种半导体器件，其包括：
测试引脚，用于输入/输出测试数据；
操作模式控制器，用于响应于外部复位信号和时钟信号而激活使能信号；
操作模式存储装置，用于响应于使能信号，通过测试引脚而与时钟信号相同步地接收串行数据；以及
操作模式解码器，用于响应于存储在操作模式存储装置中的串行数据而生成操作模式选择信号。
2、如权利要求1所述的器件，其中，操作模式控制器包括：
位计数器，用于响应于复位信号的低至高逻辑电平转换，而对时钟信号的上升沿计数；以及
比较器，用于将位计数器的输出值与操作模式数相比较，以在该输出值小于操作模式数时激活使能信号，
其中，通过串行数据来确定操作模式数。
3、如权利要求2所述的器件，其中，从复位信号的低至高逻辑电平转换到计数值达到操作模式数时，使能信号处于高逻辑电平。
4、如权利要求1所述的器件，其中，操作模式存储装置响应于来自操作模式控制器的使能信号而对串行数据移位。
5、如权利要求4所述的器件，其中，将操作模式存储装置设为指示操作模式。
6、如权利要求4所述的器件，其中，将操作模式存储装置设为指示属于操作模式的低级操作模式和测试目标，
其中，测试目标是要测试的半导体器件中的组件。
7、如权利要求6所述的器件，其中，测试目标包括输入/输出接口、存储器和内部逻辑电路。
8、如权利要求1所述的器件，其中，复位信号与时钟信号的下降沿相同步地从低转换至高逻辑电平。
9、如权利要求5所述的器件，其中，操作模式包括正常操作模式，其中，半导体器件执行正常功能。
10、如权利要求9所述的器件，其中，在操作模式存储装置中设置正常操作模式。
11、如权利要求3所述的器件，还包括多路复用器，用于响应于来自操作模式控制器的使能信号的高至低逻辑电平转换，而输出操作模式选择信号。
12、一种测试半导体器件的方法，其包括：
响应于复位信号而激活使能信号；
响应于使能信号，通过测试引脚而与时钟信号相同步地接收串行数据；
通过确定是否完全地输入了串行数据而去激活使能信号；以及
在使能信号被去激活时，响应于串行数据而生成操作模式选择信号。
13、如权利要求12所述的方法，其中，使能信号通过低至高逻辑电平转换而被激活，并通过高至低逻辑电平转换而被去激活。
14、如权利要求12所述的方法，其中，生成操作模式选择信号的步骤还包括：生成测试信号。
15、如权利要求14所述的方法，其中，测试信号用于指示通过操作模式选择信号而设置的操作模式的低级操作模式和测试目标。
16、一种测试电路，其包括：
输入/输出引脚，用于接收测试数据；
延迟复位信号生成器，用于将复位信号延迟；
计数器，用于响应于复位信号而对时钟信号计数以生成计数值；
模式寄存器，用于存储测试数据；以及
解码器，用于生成到模式寄存器的选择信号，以指定在模式寄存器中写入测试数据的位置。
17、如权利要求16所述的电路，还包括输入/输出控制器，
其中，该输入/输出控制器包括：
第一三态缓冲器，其输入端连接到内部逻辑电路，而输出端连接到输入/输出引脚，从而将测试数据从内部逻辑电路发送到输入/输出引脚；
第二三态缓冲器，其输入端连接到输入/输出引脚，而输出端连接到模式寄存器，从而将测试数据从输入/输出引脚发送到模式寄存器；以及
或门，其输出端连接到第一和第二三态缓冲器的使能端，第一输入端连接到延迟复位信号生成器，而第二输入端连接到计数器，
其中，通过或门的输出信号而使能第一和第二三态缓冲器。
18、如权利要求17所述的电路，其中，在计数器的计数值达到预定值时，计数器生成到或门的第二输入端的计数结束信号。
19、如权利要求18所述的电路，其中，计数结束信号处于高逻辑电平。
20、如权利要求17所述的电路，其中，延迟复位信号生成器将延迟的复位信号输出到或门的第一输入端。
21、如权利要求16所述的电路，其中，延迟复位信号生成器取决于测试模式的数目而将复位信号延迟。
22、如权利要求16所述的电路，其中，在复位信号处于低逻辑电平时，计数器具有值“0”。
23、如权利要求21所述的电路，其中，将复位信号至少延迟时钟信号的|log2N|个周期，并且，N为测试模式的数目。
24、一种片上系统，其包括：
输入/输出引脚，用于输入和输出测试数据；
时钟输入，用于接收时钟信号；
复位输入，用于接收复位信号；
延迟复位信号生成器，用于将复位信号延迟，以生成延迟复位信号；
输入/输出控制器，用于在从复位信号的低至高逻辑电平转换到延迟复位信号的低至高逻辑电平转换的时间期间使输入/输出引脚用作输入引脚；
计数器，用于与复位信号的低至高逻辑电平转换相同步地对时钟信号计数；以及
模式寄存器，用于响应于来自解码器的选择信号而存储测试数据，
其中，解码器生成到模式寄存器的选择信号，以取决于计数器的输出值而指定在模式寄存器中写入来自输入/输出控制器的测试数据的位置。
25、如权利要求24所述的片上系统，还包括：
第一三态缓冲器，其输入端连接到输入/输出控制器，而输出端连接到输入/输出引脚，从而将输出数据从内部逻辑电路发送到输入/输出引脚；
第二三态缓冲器，其输入端连接到输入/输出引脚，而输出端连接到模式寄存器，从而将测试数据从输入/输出引脚发送到模式寄存器；以及
或门，其输出端连接到第一和第二三态缓冲器的使能端，第一输入端连接到延迟复位信号生成器，而第二输入端连接到计数器，
其中，通过或门的输出信号而使能第一和第二三态缓冲器。
26、如权利要求25所述的片上系统，其中，在计数值达到预定值时，计数器生成到或门的第二输入端的高逻辑电平的计数结束信号。
27、如权利要求26所述的片上系统，其中，延迟复位信号生成器取决于测试模式的数目而将复位信号延迟。
28、如权利要求27所述的片上系统，其中，在复位信号处于低逻辑电平时，计数器具有值“0”。
29、如权利要求28所述的片上系统，其中，延迟复位信号生成器将复位信号至少延迟时钟信号的|log2N|个周期，并且，N为测试模式的数目。
30、如权利要求29所述的片上系统，还包括多路分解器，其输入端连接到输入/输出引脚，第一输出端连接到内部逻辑电路，而第二输出端连接到模式寄存器，
其中，通过计数结束信号和延迟复位信号的逻辑组合而使能多路分解器，并且，输入/输出引脚用作输入引脚。
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Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103345944A (zh) * 2013-06-26 2013-10-09 上海宏力半导体制造有限公司 存储器及通过测试机台对存储器进行测试的方法
CN104134466A (zh) * 2014-07-23 2014-11-05 大唐微电子技术有限公司 一种芯片及其进入测试态的方法
CN105575442A (zh) * 2015-12-16 2016-05-11 鸿秦（北京）科技有限公司 一种nor闪存器件的测试方法和测试装置
CN105825895A (zh) * 2015-01-23 2016-08-03 爱思开海力士有限公司 测试模式电路及包括该测试模式电路的半导体器件
CN106531654A (zh) * 2016-11-14 2017-03-22 福州瑞芯微电子股份有限公司 一种芯片输入引脚测试方法和装置
CN106918775A (zh) * 2017-04-21 2017-07-04 成都锐成芯微科技股份有限公司 芯片测试模式的进入方法
CN108508352A (zh) * 2018-04-19 2018-09-07 中国电子科技集团公司第五十八研究所 一种测试码生成电路
CN110954808A (zh) * 2018-09-26 2020-04-03 恩智浦有限公司 具有模拟测试总线的有限引脚测试接口
CN111157872A (zh) * 2019-12-25 2020-05-15 上海亮牛半导体科技有限公司 复用现有逻辑管脚进入测试模式的方法
CN112130053A (zh) * 2020-08-11 2020-12-25 上海华虹集成电路有限责任公司 一种在ate上进行芯片功能同步测试的方法
CN112666444A (zh) * 2020-12-03 2021-04-16 思瑞浦微电子科技（苏州）股份有限公司 芯片ft测试方法及系统
CN114089434A (zh) * 2021-10-21 2022-02-25 中国电子科技集团公司第十一研究所 一种单管脚输入读出电路组件及读出电路
TWI787006B (zh) * 2021-11-02 2022-12-11 大陸商廣州昂寶電子有限公司 晶片測試方法及系統
WO2023126813A1 (en) * 2021-12-28 2023-07-06 Ati Technologies Ulc On-chip distribution of test data for multiple dies
CN112130053B (zh) * 2020-08-11 2024-05-14 上海华虹集成电路有限责任公司 一种在ate上进行芯片功能同步测试的方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116520138B (zh) * 2023-06-27 2023-09-22 苏州联芸科技有限公司 芯片测试方法、系统及装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0815392A (ja) * 1994-06-27 1996-01-19 Matsushita Electric Ind Co Ltd テストモード設定回路
JP3493132B2 (ja) 1998-04-15 2004-02-03 東芝マイクロエレクトロニクス株式会社 モード設定回路
JPH11326468A (ja) 1998-05-12 1999-11-26 Oki Business Co Ltd テストモード設定回路
JP2002168925A (ja) 2000-12-04 2002-06-14 Matsushita Electric Ind Co Ltd Ｉｃテスタおよびパターンメモリの構造
KR100448706B1 (ko) 2002-07-23 2004-09-13 삼성전자주식회사 단일 칩 시스템 및 이 시스템의 테스트/디버그 방법

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103345944B (zh) * 2013-06-26 2017-02-08 上海华虹宏力半导体制造有限公司 存储器及通过测试机台对存储器进行测试的方法
CN103345944A (zh) * 2013-06-26 2013-10-09 上海宏力半导体制造有限公司 存储器及通过测试机台对存储器进行测试的方法
CN104134466A (zh) * 2014-07-23 2014-11-05 大唐微电子技术有限公司 一种芯片及其进入测试态的方法
CN104134466B (zh) * 2014-07-23 2017-05-10 大唐微电子技术有限公司 一种芯片及其进入测试态的方法
CN105825895A (zh) * 2015-01-23 2016-08-03 爱思开海力士有限公司 测试模式电路及包括该测试模式电路的半导体器件
CN105825895B (zh) * 2015-01-23 2020-11-06 爱思开海力士有限公司 测试模式电路及包括该测试模式电路的半导体器件
CN105575442B (zh) * 2015-12-16 2019-03-08 鸿秦（北京）科技有限公司 一种nor闪存器件的测试方法和测试装置
CN105575442A (zh) * 2015-12-16 2016-05-11 鸿秦（北京）科技有限公司 一种nor闪存器件的测试方法和测试装置
CN106531654B (zh) * 2016-11-14 2019-04-16 福州瑞芯微电子股份有限公司 一种芯片输入引脚测试方法和装置
CN106531654A (zh) * 2016-11-14 2017-03-22 福州瑞芯微电子股份有限公司 一种芯片输入引脚测试方法和装置
CN106918775A (zh) * 2017-04-21 2017-07-04 成都锐成芯微科技股份有限公司 芯片测试模式的进入方法
CN108508352A (zh) * 2018-04-19 2018-09-07 中国电子科技集团公司第五十八研究所 一种测试码生成电路
CN110954808A (zh) * 2018-09-26 2020-04-03 恩智浦有限公司 具有模拟测试总线的有限引脚测试接口
CN111157872A (zh) * 2019-12-25 2020-05-15 上海亮牛半导体科技有限公司 复用现有逻辑管脚进入测试模式的方法
CN112130053A (zh) * 2020-08-11 2020-12-25 上海华虹集成电路有限责任公司 一种在ate上进行芯片功能同步测试的方法
CN112130053B (zh) * 2020-08-11 2024-05-14 上海华虹集成电路有限责任公司 一种在ate上进行芯片功能同步测试的方法
CN112666444A (zh) * 2020-12-03 2021-04-16 思瑞浦微电子科技（苏州）股份有限公司 芯片ft测试方法及系统
CN114089434A (zh) * 2021-10-21 2022-02-25 中国电子科技集团公司第十一研究所 一种单管脚输入读出电路组件及读出电路
CN114089434B (zh) * 2021-10-21 2023-08-15 中国电子科技集团公司第十一研究所 一种单管脚输入读出电路组件及读出电路
TWI787006B (zh) * 2021-11-02 2022-12-11 大陸商廣州昂寶電子有限公司 晶片測試方法及系統
WO2023126813A1 (en) * 2021-12-28 2023-07-06 Ati Technologies Ulc On-chip distribution of test data for multiple dies

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KR20060089930A (ko) 2006-08-10
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