CN112666444A - 芯片ft测试方法及系统 - Google Patents

Abstract

本发明揭示了一种芯片FT测试方法及系统，所述方法包括：S1、在测试管脚上输入测试信号，所述测试信号为包括第一脉冲数据和第二脉冲数据的脉冲信号，第一脉冲数据的宽度小于第二脉冲数据的宽度；S2、通过延时器对测试信号进行延时得到延时信号，所述延时信号的延时宽度大于第一脉冲数据的宽度且小于第二脉冲数据的宽度；S3、通过寄存器在延时信号的上升沿对测试信号进行采样，获取输出信号；S4、根据输出信号进入相应的测试态进行FT测试。本发明中的寄存器通过在延时信号的上升沿对测试信号进行采样，从而获取输出信号进入测试态，只需一个测试管脚即可实现，降低了芯片封装成本，简化了芯片封装工艺。

Description

芯片FT测试方法及系统

技术领域

本发明属于芯片测试技术领域，具体涉及一种芯片FT测试方法及系统。

背景技术

芯片测试分CP测试和FT测试两种，CP(Chip Probe)测试是在晶圆wafer上用探针探查管脚，通过测试信号来判断芯片的好坏或修调，FT(Final Test)测试是在芯片封装好以后，通过外面加测试信号使芯片进入某个测试态，把某些需要测试信号送到管脚上测试并判断芯片好坏或修调。

参图1、图2所示，现有技术的FT测试中需要一个时钟管脚(CLKPin)和一个数据管脚(Data Pin)把测试态信号送进，寄存器在时钟信号CLK的上升沿对测试信号Data进行采样，以达到进测试态的目的。现有技术对测试管脚数量有一定的需求，需要两个或两个以上管脚。

因此，针对上述技术问题，有必要提供一种芯片FT测试方法及系统。

发明内容

本发明的目的在于提供一种芯片FT测试方法及系统，以通过一个测试管脚进入测试态，实现芯片的FT测试。

为了实现上述目的，本发明一实施例提供的技术方案如下：

一种芯片FT测试方法，所述方法包括：

S1、在测试管脚上输入测试信号，所述测试信号为包括第一脉冲数据和第二脉冲数据的脉冲信号，第一脉冲数据的宽度小于第二脉冲数据的宽度；

S2、通过延时器对测试信号进行延时得到延时信号，所述延时信号的延时宽度大于第一脉冲数据的宽度且小于第二脉冲数据的宽度；

S3、通过寄存器在延时信号的上升沿对测试信号进行采样，获取输出信号；

S4、根据输出信号进入相应的测试态进行FT测试。

一实施例中，所述步骤S3包括：

在延时信号中第一脉冲数据的上升沿对测试信号进行采样，获取低电平信号；

在延时信号中第二脉冲数据的上升沿对测试信号进行采样，获取高电平信号。

一实施例中，所述步骤S3还包括：

通过寄存器在延时信号的上升沿对测试信号进行采样，获取输出信号；

通过寄存器在延时信号的上升沿对前一个寄存器的输出信号进行采样，获取新的输出信号。

一实施例中，所述步骤S4还包括：

根据所有寄存器的输出信号进入相应的测试态进行FT测试。

一实施例中，所述寄存器为D触发器。

本发明另一实施例提供的技术方案如下：

一种芯片FT测试系统，所述系统包括：

测试管脚，用于输入测试信号，所述测试信号为包括第一脉冲数据和第二脉冲数据的脉冲信号，第一脉冲数据的宽度小于第二脉冲数据的宽度；

延时器，与测试管脚相连，用于对测试信号进行延时得到延时信号，所述延时信号的延时宽度大于第一脉冲数据的宽度且小于第二脉冲数据的宽度；

寄存器，与测试管脚和延时器分别相连，用于在延时信号的上升沿对测试信号进行采样，获取输出信号；

测试模块，与寄存器相连，用于根据输出信号进入相应的测试态进行FT测试。

一实施例中，所述寄存器用于：

在延时信号中第一脉冲数据的上升沿对测试信号进行采样，获取低电平信号；

在延时信号中第二脉冲数据的上升沿对测试信号进行采样，获取高电平信号。

一实施例中，所述寄存器包括一个第一寄存器及若干与第一寄存器依次相连的第二寄存器，其中：

所述第一寄存器用于在延时信号的上升沿对测试信号进行采样，获取输出信号；

所述第二寄存器用于在延时信号的上升沿对前一个寄存器的输出信号进行采样，获取新的输出信号。

一实施例中，所述测试模块还用于：

根据所有第一寄存器和第二寄存器的输出信号进入相应的测试态进行FT测试。

一实施例中，所述寄存器为D触发器。

与现有技术相比，本发明具有以下优点：

本发明中的寄存器通过在延时信号的上升沿对测试信号进行采样，从而获取输出信号进入测试态，只需一个测试管脚即可实现，降低了芯片封装成本，简化了芯片封装工艺。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术中芯片FT测试系统的模块示意图；

图2为现有技术中芯片FT测试的时序图；

图3为本发明中芯片FT测试方法的流程示意图；

图4为本发明第一实施例中芯片FT测试系统的模块示意图；

图5为本发明第一实施例中芯片FT测试的时序图；

图6为本发明第二实施例中芯片FT测试系统的模块示意图。

具体实施方式

以下将结合附图所示的各实施方式对本发明进行详细描述。但该等实施方式并不限制本发明，本领域的普通技术人员根据该等实施方式所做出的结构、方法、或功能上的变换均包含在本发明的保护范围内。

参图3所示，本发明公开了一种芯片FT测试方法，包括：

S1、在测试管脚上输入测试信号，测试信号为包括第一脉冲数据和第二脉冲数据的脉冲信号，第一脉冲数据的宽度小于第二脉冲数据的宽度；

S2、通过延时器对测试信号进行延时得到延时信号，延时信号的延时宽度大于第一脉冲数据的宽度且小于第二脉冲数据的宽度；

S3、通过寄存器在延时信号的上升沿对测试信号进行采样，获取输出信号；

S4、根据输出信号进入相应的测试态进行FT测试。

本发明还公开了一种芯片FT测试系统，包括：

测试管脚，用于输入测试信号，测试信号为包括第一脉冲数据和第二脉冲数据的脉冲信号，第一脉冲数据的宽度小于第二脉冲数据的宽度；

延时器，与测试管脚相连，用于对测试信号进行延时得到延时信号，延时信号的延时宽度大于第一脉冲数据的宽度且小于第二脉冲数据的宽度；

寄存器，与测试管脚和延时器分别相连，用于在延时信号的上升沿对测试信号进行采样，获取输出信号；

测试模块，与寄存器相连，用于根据输出信号进入相应的测试态进行FT测试。

参图4所示，本发明第一实施例中的芯片FT测试系统，其包括：

测试管脚(Pin)10，用于输入测试信号in；

延时器(Delay)20，与测试管脚(Pin)10相连，用于对测试信号in进行延时得到延时信号Delayedin；

寄存器30，与测试管脚(Pin)10和延时器(Delay)20分别相连；

测试模块40，与寄存器30相连，用于根据输出信号进入相应的测试态进行FT测试。

本实施例中的寄存器30以一个上升沿边沿D触发器D1为例进行说明，D触发器D1的两个输入端分别与测试管脚(Pin)10和延时器(Delay)20相连，输出端Q与测试模块40相连。

参图5所示为本实施例中芯片FT测试的时序图，其中：

测试信号in为包括第一脉冲数据data0和第二脉冲数据data1的脉冲信号，第一脉冲数据data0的宽度小于第二脉冲数据data1的宽度；

延时信号Delayedin为测试信号in经过延时器20后的信号，延时信号Delayedin的延时宽度大于第一脉冲数据data0的宽度且小于第二脉冲数据data1的宽度；

D触发器在延时信号Delayedin的上升沿对测试信号in进行采样，获取输出信号Q1。

具体地，本实施例中D触发器的采样具体为：

D触发器在延时信号Delayedin中第一脉冲数据data0的上升沿对测试信号进行采样，获取低电平信号(0)；

D触发器在延时信号Delayedin中第二脉冲数据data1的上升沿对测试信号进行采样，获取高电平信号(1)。

如图5所示，通过上述采样方法D触发器可以输出得到包括低电平(0)和高电平(1)的采样信号，根据D触发器的输出信号进入相应的测试态即可进行FT测试。

参图6所示，本发明第二实施例中的芯片FT测试系统，其包括：

测试管脚(Pin)10，用于输入测试信号in；

延时器(Delay)20，与测试管脚(Pin)10相连，用于对测试信号in进行延时得到延时信号Delayedin；

多个寄存器30，与测试管脚(Pin)10和延时器(Delay)20分别相连；

测试模块40，与寄存器30相连，用于根据输出信号进入相应的测试态进行FT测试。

本实施例中的寄存器30以四个上升沿边沿D触发器为例进行说明，包括一个D触发器D1和与D触发器D1依次相连的三个寄存器D2～D4，其中：

D触发器D1的两个输入端分别与测试管脚(Pin)10和延时器(Delay)20相连，输出端Q与测试模块40相连；

D触发器D2的两个输入端分别与D触发器D1的输出端Q和延时器(Delay)20相连，输出端Q与测试模块40相连；

D触发器D3的两个输入端分别与D触发器D2的输出端Q和延时器(Delay)20相连，输出端Q与测试模块40相连；

D触发器D4的两个输入端分别与D触发器D3的输出端Q和延时器(Delay)20相连，输出端Q与测试模块40相连。

本实施例中的D触发器D1用于在延时信号Delayedin的上升沿对测试信号in进行采样，获取输出信号Q1；

D触发器D2用于在延时信号Delayedin的上升沿对D触发器D1的输出信号Q1进行采样，获取输出信号Q2；

D触发器D3用于在延时信号Delayedin的上升沿对D触发器D2的输出信号Q2进行采样，获取输出信号Q3；

D触发器D4用于在延时信号Delayedin的上升沿对D触发器D3的输出信号Q3进行采样，获取输出信号Q4。

D触发器D1的采样步骤与第一实施例完全相同，D触发器D2～D4的采样步骤与第一实施例类似，具体过程此处不再进行赘述。

应当理解的是，上述实施例中芯片FT测试方法及系统中分别以一个和四个D触发器为例进行说明，在其他实施例中寄存器也可以为其他可在上升沿采样的器件，数量也不限于上述实施例中的数量，此处不再一一举例进行说明。

由以上技术方案可以看出，本发明具有以下有益效果：

本发明中的寄存器通过在延时信号的上升沿对测试信号进行采样，从而获取输出信号进入测试态，只需一个测试管脚即可实现，降低了芯片封装成本，简化了芯片封装工艺。

对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。

此外，应当理解，虽然本说明书按照实施例加以描述，但并非每个实施例仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

Claims (10)

1.一种芯片FT测试方法，其特征在于，所述方法包括：

S1、在测试管脚上输入测试信号，所述测试信号为包括第一脉冲数据和第二脉冲数据的脉冲信号，第一脉冲数据的宽度小于第二脉冲数据的宽度；

S2、通过延时器对测试信号进行延时得到延时信号，所述延时信号的延时宽度大于第一脉冲数据的宽度且小于第二脉冲数据的宽度；

S3、通过寄存器在延时信号的上升沿对测试信号进行采样，获取输出信号；

S4、根据输出信号进入相应的测试态进行FT测试。

2.根据权利要求1所述的芯片FT测试方法，其特征在于，所述步骤S3包括：

在延时信号中第一脉冲数据的上升沿对测试信号进行采样，获取低电平信号；

在延时信号中第二脉冲数据的上升沿对测试信号进行采样，获取高电平信号。

3.根据权利要求1所述的芯片FT测试方法，其特征在于，所述步骤S3还包括：

通过寄存器在延时信号的上升沿对测试信号进行采样，获取输出信号；

通过寄存器在延时信号的上升沿对前一个寄存器的输出信号进行采样，获取新的输出信号。

4.根据权利要求3所述的芯片FT测试方法，其特征在于，所述步骤S4还包括：

根据所有寄存器的输出信号进入相应的测试态进行FT测试。

5.根据权利要求1至4中任一项所述的芯片FT测试方法，其特征在于，所述寄存器为D触发器。

6.一种芯片FT测试系统，其特征在于，所述系统包括：

测试管脚，用于输入测试信号，所述测试信号为包括第一脉冲数据和第二脉冲数据的脉冲信号，第一脉冲数据的宽度小于第二脉冲数据的宽度；

延时器，与测试管脚相连，用于对测试信号进行延时得到延时信号，所述延时信号的延时宽度大于第一脉冲数据的宽度且小于第二脉冲数据的宽度；

寄存器，与测试管脚和延时器分别相连，用于在延时信号的上升沿对测试信号进行采样，获取输出信号；

测试模块，与寄存器相连，用于根据输出信号进入相应的测试态进行FT测试。

7.根据权利要求6所述的芯片FT测试系统，其特征在于，所述寄存器用于：

在延时信号中第一脉冲数据的上升沿对测试信号进行采样，获取低电平信号；

在延时信号中第二脉冲数据的上升沿对测试信号进行采样，获取高电平信号。

8.根据权利要求6所述的芯片FT测试系统，其特征在于，所述寄存器包括一个第一寄存器及若干与第一寄存器依次相连的第二寄存器，其中：

所述第一寄存器用于在延时信号的上升沿对测试信号进行采样，获取输出信号；

所述第二寄存器用于在延时信号的上升沿对前一个寄存器的输出信号进行采样，获取新的输出信号。

9.根据权利要求8所述的芯片FT测试系统，其特征在于，所述测试模块还用于：

根据所有第一寄存器和第二寄存器的输出信号进入相应的测试态进行FT测试。

10.根据权利要求6至9中任一项所述的芯片FT测试系统，其特征在于，所述寄存器为D触发器。

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