CN109324281A - 一种ic芯片测试系统和方法 - Google Patents

Abstract

本发明公开了一种IC芯片测试系统和方法，用以解决无法快速准确地确定出IC芯片当前进入的测试模式的问题。系统包括：测试机台，时钟模块和控制模块；控制模块分别与时钟模块和测试机台连接；测试机台根据每种测试模式对应的信息，确定IC芯片当前进入的目标测试模式对应的目标信息，发送给控制模块；时钟模块用于计时；控制模块根据目标信息，确定目标测试模式对应的高、低电平的时长；根据高电平的第一时长和低电平的第二时长，时钟模块的计时时间，确定目标脉冲序列；将目标脉冲序列输出给测试机台，不同的测试模式对应的脉冲序列不同；测试机台显示目标脉冲序列，测试人员及时准确地根据目标脉冲序列确定出IC芯片当前进入的测试模式。

Description

一种IC芯片测试系统和方法

技术领域

本发明涉及IC芯片测试技术领域，特别涉及一种IC芯片测试系统和方法。

背景技术

集成电路(Integrated Circuit，IC)芯片可以工作在工作模式和调试模式。为了确定在出厂前，IC芯片是可用的，还可以对IC芯片进行问题调试，以确保IC芯片的可用性。在对IC芯片进行问题调试时，可以使IC芯片工作在测试模式。

IC芯片的测试模式可以分为多种，例如晶圆测试(Chip Probing，CP)模式，功能测试(Functional Test，FT)模式，设计测试(Design For Test，DFT)模式，内装自测试(Built-In Self-Test，BIST)模式等。

在现有技术中，测试人员可以在测试机台上操作IC芯片进入某个测试模式，以进行对应的测试，IC芯片工作在哪个测试模式，测试人员是不可见的。由于测试模式不可见，测试人员往往不能及时知道IC芯片当前正入的测试模式是否为测试人员预想的正在进行的测试模式，测试人员也就不能快速准确地进行问题调试。

如何使测试人员快速准确地确定出IC芯片当前进入的测试模式，是需要解决的技术问题。

发明内容

本发明实施例公开了一种IC芯片测试系统和方法，用以解决现有技术中测试人员无法快速准确地确定出IC芯片当前进入的测试模式的问题。

为达到上述目的，本发明实施例公开了一种IC芯片测试系统，包括：测试机台，时钟模块和控制模块；所述控制模块分别与所述时钟模块和所述测试机台连接；

所述测试机台，用于根据预先保存的每种测试模式对应的信息，确定IC芯片当前进入的目标测试模式对应的目标信息，并发送给所述控制模块；

所述时钟模块，用于计时；

所述控制模块，用于接收测试机台发送的所述目标信息；根据所述目标信息，确定IC芯片当前进入的目标测试模式对应的高电平的第一时长和低电平的第二时长；根据所述高电平的第一时长和所述低电平的第二时长，以及所述时钟模块的计时时间，确定目标脉冲序列；将所述目标脉冲序列输出给所述测试机台，其中，不同的测试模式对应的脉冲序列不同；

所述测试机台，还用于显示所述目标脉冲序列。

进一步地，所述测试机台，具体用于根据预先保存的每种测试模式对应的高电平的时长和低电平的时长，确定IC芯片当前进入的目标测试模式对应的高电平的目标时长和低电平的目标时长，并发送给所述控制模块；

所述控制模块，具体用于将接收到的测试机台发送的IC芯片当前进入的目标测试模式对应的高电平的目标时长和低电平的目标时长，确定为高电平的第一时长和低电平的第二时长。

进一步地，所述时钟模块包括：脉冲时钟产生单元；

脉冲时钟产生单元，用于产生第一脉冲时钟信号；

所述测试机台，具体用于根据预先保存的每种测试模式、高电平对应的时钟周期的第一数量和低电平对应的时钟周期的第二数量的对应关系，确定IC芯片当前进入的所述目标测试模式对应的高电平对应的第一目标数量和低电平对应的第二目标数量，并发送给所述控制模块；

所述控制模块，具体用于根据高电平对应的时钟周期第一目标数量和低电平对应的时钟周期第二目标数量，在每个目标脉冲序列的周期中采用所述第一目标数量和所述第二目标数量，对时钟周期的数量进行计数；并在采用所述第一目标数量对时钟周期的数量进行计数期间，向所述测试机台输出高电平，在采用所述第二目标数量对时钟周期的数量进行计数期间，向所述测试机台输出低电平。

进一步地，所述控制模块包括：第一控制单元和与门；

所述脉冲时钟产生单元与所述与门的输入端连接，用于向所述与门输出第一脉冲时钟信号；

所述第一控制单元分别与所述与门的输入端，所述脉冲时钟产生单元和所述测试机台连接；

所述测试机台，具体用于将高电平对应的第一目标数量和低电平对应的第二目标数量发送给所述第一控制单元；

所述第一控制单元，用于接收所述测试机台发送的高电平对应的第一目标数量和低电平对应的第二目标数量，在每个目标脉冲序列的周期中采用所述第一目标数量和所述第二目标数量，对时钟周期的数量进行计数；在采用所述第一目标数量对时钟周期的数量进行计数期间，向所述与门输出高电平，在采用所述第二目标数量对时钟周期的数量进行计数期间，向所述与门输出低电平；

所述与门的输出端，用于与所述测试机台连接，向所述测试机台输出脉冲序列。

进一步地，所述第一控制单元，还用于在未接收到测试机台发送的启动计数指令之前，向所述与门输出低电平，以及在接收到启动计数指令时，在每个目标脉冲序列的周期先采用所述第一目标数量对时钟周期的数量进行计数。

进一步地，所述时钟模块还包括：二选一数据选择器；

所述二选一数据选择器的两个输入端分别与所述测试机台和所述脉冲时钟产生单元连接，控制端与所述测试机台连接，输出端分别与所述与门的输入端和所述第一控制单元连接；

所述测试机台，还用于向所述二选一数据选择器的输入端发送第二脉冲时钟信号，以及在采用预设的测试模式对IC芯片进行测试时，向所述二选一数据选择器发送输出测试机台对应的第二脉冲时钟信号的第二控制信号，在未采用预设的测试模式对IC芯片进行测试时，向所述二选一数据选择器发送输出脉冲时钟产生单元对应的第一脉冲时钟信号的第一控制信号；

所述二选一数据选择器，用于在接收到第一控制信号时，输出第一脉冲信号，在接收到第二控制信号时，输出第二脉冲时钟信号。

进一步地，所述与门的输入端与所述测试机台连接；

所述测试机台，还用于在采用预设的测试模式对IC芯片进行测试时，向所述与门输出低电平。

进一步地，所述二选一数据选择器的控制端与所述与门的输入端连接所述测试机台的同一引脚。

进一步地，还包括：与非门；

所述测试机台通过所述与非门与所述与门的输入端连接，所述二选一数据选择器的控制端与所述与非门的输入端连接所述测试机台的同一引脚；

所述测试机台，还用于在采用预设的测试模式对IC芯片进行测试时，向所述与非门输出高电平；

所述二选一数据选择器，具体用于当控制端接收到测试机台发送的低电平信号时，输出第一脉冲时钟信号，当控制端接收到测试机台发送的高电平信号时，输出第二脉冲时钟信号。

进一步地，所述控制模块还包括：第二控制单元；

所述第二控制单元分别与所述测试机台，所述脉冲时钟产生单元和所述与门的输入端连接；

所述测试机台，还用于向所述第二控制单元发送目标脉冲序列的周期数量；

所述第二控制单元，用于接收所述测试机台发送的所述周期数量，并采用所述周期数量对目标脉冲序列的周期进行计数，并在计数期间，向所述测试机台输出高电平，在计数达到后，向所述测试机台输出低电平。

进一步地，还包括：时钟分频模块，所述时钟模块通过所述时钟分频模块，分别与所述与门，所述第一控制单元和所述第二控制单元连接；

所述时钟分频模块，用于降低所述脉冲时钟产生单元产生的脉冲时钟信号的频率。

进一步地，所述脉冲时钟产生单元为低速内部RC振荡器。

本发明实施例公开了一种基于上述任一项所述的系统的IC芯片测试方法，所述方法包括：

接收测试机台发送的所述目标信息；根据所述目标信息，确定IC芯片当前进入的目标测试模式对应的高电平的第一时长和低电平的第二时长；根据所述高电平的第一时长和所述低电平的第二时长，以及所述时钟模块的计时时间，确定目标脉冲序列；将所述目标脉冲序列输出给所述测试机台，使所述测试机台显示，其中，所述目标信息为测试机台根据预先保存的每种测试模式对应的信息，确定IC芯片当前进入的目标测试模式对应的目标信息后发送的。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种IC测试系统结构图；

图2为本发明实施例提供的一种IC测试系统结构图；

图3为本发明实施例提供的一种IC测试系统结构图；

图4为本发明实施例提供的一种IC测试系统结构图；

图5为本发明实施例提供的一种IC测试系统结构图；

图6为本发明实施例提供的一种IC测试系统结构图；

图7为本发明实施例提供的一种IC测试系统结构图；

图8为本发明实施例提供的一种IC测试系统结构图；

图9为本发明实施例提供的一种IC测试系统结构图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

实施例1：

图1为本发明实施例1提供的一种IC芯片测试系统结构图；该系统包括：测试机台11，时钟模块12和控制模块13；所述控制模块13分别与所述时钟模块12和所述测试机台11连接；

所述测试机台，用于根据预先保存的每种测试模式对应的信息，确定IC芯片当前进入的目标测试模式对应的目标信息，并发送给所述控制模块；

所述时钟模块，用于计时；

所述控制模块，用于接收测试机台发送的所述目标信息；根据所述目标信息，确定IC芯片当前进入的目标测试模式对应的高电平的第一时长和低电平的第二时长；根据所述高电平的第一时长和所述低电平的第二时长，以及所述时钟模块的计时时间，确定目标脉冲序列；将所述目标脉冲序列输出给所述测试机台，其中，不同的测试模式对应的脉冲序列不同；

所述测试机台，还用于显示所述目标脉冲序列。

在本发明实施例中，IC芯片放置于测试机台上，测试机台可以采用某种测试模式对IC芯片进行测试。测试机台在对IC芯片进行测试时，可以识别出IC芯片当前进入的测试模式，将IC芯片当前进入的测试模式称为目标测试模式。

测试机台中预先保存有每种测试对应的信息，该信息例如可以是每种测试模式对应的标识信息，该标识信息例如可以是1、2，或A、B等。

为了使测试人员可以快速准确地确定出IC芯片当前进入的测试模式，测试机台可以将保存的IC芯片当前进入的测试模式的信息发送给控制模块，使控制模块输出脉冲序列，以便测试人员根据输出的脉冲序列确定IC芯片当前进入的测试模式。将目标测试模式对应的信息称为目标信息。

控制模块可以接收测试机台发送的目标测试模式的目标信息；根据该目标信息，确定IC芯片当前进入的目标测试模式对应的目标脉冲序列中高电平的第一时长和低电平的第二时长。示例的，控制模块中预先保存有每种测试模式的标识信息、以及每种测试模式对应的脉冲序列中高电平的时长和低电平的时长的对应关系。测试机台确定IC芯片当前进入的目标测试模式的目标标识信息，并发给控制模块。所述控制模块接收测试机台发送的目标标识信息，根据预先保存的每种测试模式的标识信息与脉冲序列中高低电平的时长的对应关系，确定所述目标标识信息对应的高电平的时长和低电平的时长，将所述目标标识信息对应的高电平的时长和低电平的时长，确定为IC芯片当前进入的目标测试模式对应的目标脉冲序列中高低电平的第一时长和低电平的第二时长。

控制模块在确定出目标测试模式对应的目标脉冲序列中高电平的第一时长和低电平的第二时长后，就可以根据所述高电平的第一时长和所述低电平的第二时长，以及所述时钟模块的计时时间，确定目标脉冲序列，并将确定的目标脉冲序列输出给所述测试机台。测试机台接收控制模块发送的目标脉冲序列，并显示该目标脉冲序列。

为了区分不同的测试模式，不同的测试模式对应的高电平的时长和/或低电平的时长不同，则不同的测试模式对应的脉冲序列不同。

该时钟模块可以是定时器。

控制模块在根据高电平的第一时长和低电平的第二时长，以及所述时钟模块的计时时间，确定目标脉冲序列时，可以是在每个目标脉冲序列周期中采用第一时长和第二时长进行计时，在采用第一时长进行计时时，控制模块向测试机台输出高电平，在采用第二时长进行计时时，控制模块向测试机台输出低电平。也就是控制模块输出第一时长的高电平，再输出第二时长的低电平，再输出第一时长的高电平，再输出第二时长的低电平，再输出第一时长的高电平，……，相邻的高电平和低电平构成的脉冲可以看作一个目标脉冲序列的一个周期。控制模块可以预先设定输出的目标脉冲序列周期的数量，也可以循环不断地输出目标脉冲序列。

由于在本发明实施例中，测试机台可以将IC芯片当前进入的目标测试模式的相关信息发放给控制模块，控制模块确定目标测试模式对应的高电平的第一时长和低电平的第二时长，用来确定目标脉冲序列，测试机台显示该目标脉冲序列，使测试人员可以及时准确地根据目标脉冲序列确定出IC芯片当前进入的测试模式。

实施例2：

在本发明实施例中，测试机台中预先保存的每种测试模式对应的信息可以是每种测试模式对应的高电平的时长和低电平的时长。所述测试机台，具体用于根据预先保存的每种测试模式对应的高电平的时长和低电平的时长，确定IC芯片当前进入的目标测试模式对应的高电平的目标时长和低电平的目标时长，并发送给所述控制模块；

所述控制模块，具体用于接收测试机台发送的IC芯片当前进入的目标测试模式对应的高电平的目标时长和低电平的目标时长，将接收到的测试机台发送的IC芯片当前进入的目标测试模式对应的高电平的目标时长和低电平的目标时长，确定为高电平的第一时长和低电平的第二时长。

实施例3：

在上述各实施例的基础上，在本发明实施例中，所述时钟模块包括：脉冲时钟产生单元；

脉冲时钟产生单元，用于产生第一脉冲时钟信号；

所述测试机台，具体用于根据预先保存的每种测试模式、高电平对应的时钟周期的第一数量和低电平对应的时钟周期的第二数量的对应关系，确定IC芯片当前进入的所述目标测试模式对应的高电平对应的第一目标数量和低电平对应的第二目标数量，并发送给所述控制模块，不同的测试模式的高电平对应的时钟周期的第一数量和/或低电平对应的时钟周期的第二数量不同；

在本发明实施例中，时钟模块可以包括脉冲时钟产生单元，该脉冲时钟产生单元可以产生脉冲时钟信号，将脉冲时钟产生单元产生的时钟信号称为第一脉冲时钟信号。

测试机台中预先保存的每种测试模式对应的信息可以是高电平对应的时钟周期的第一数量，和低电平对应的时钟周期的第二数量，可以理解为测试机台中预先保存的每种测试模式对应的高电平的时长即为第一数量的时钟周期对应的时长，每种测试模式对应的低电平的时长即为第二数量的时钟周期对应的时长。

进而，测试机台在确定目标测试模式对应的目标信息，或者目标测试模式对应的高电平的目标时长和低电平的目标时长时，可以是根据预先保存的每种测试模式、高电平对应的时钟周期的第一数量和低电平对应的时钟周期的第二数量的对应关系，确定IC芯片当前进入的所述目标测试模式对应的高电平对应的第一目标数量和低电平对应的第二目标数量，并发送给所述控制模块。

为了区分不同的测试模式，针对不同的测试模式，预先保存的高电平对应的时钟周期的第一数量和/或低电平对应的时钟周期的第二数量不同。

控制模块，具体用于接收到测试机台发送的高电平对应的时钟周期第一目标数量和低电平对应的时钟周期第二目标数量，并根据高电平对应的时钟周期第一目标数量和低电平对应的时钟周期第二目标数量，在每个目标脉冲序列的周期中采用第一目标数量和所述第二目标数量，对时钟周期的数量进行计数；并在采用所述第一目标数量对时钟周期的数量进行计数期间，向所述测试机台输出高电平，在采用所述第二目标数量对时钟周期的数量进行计数期间，向所述测试机台输出低电平，从而达到向测试机台输出脉冲序列。

也就是控制模块在确定开始对时钟周期进行计数时，可以先以第一目标数量开始计数，并确定时钟周期的数量是否达到第一目标数量；

如果未达到第一目标数量，则输出高电平；

如果达到第一目标数量，则输出低电平，并对累计的时钟周期的数量清0，重新以第二目标数量开始计数，确定时钟周期的数量是否达到第二目标数量；

如果未达到第二目标数量，则持续输出低电平；

如果达到第二目标数量，则输出高电平，并对累计的时钟周期的数量清0，重新以第一目标数量开始计数，确定时钟周期的数量是否达到第一目标数量；……。

实施例4：

为了使输出的脉冲序列更具有可观性，在上述各实施例的基础上，在本发明实施例中，如图2所示，在图1的基础上，时钟模块12可以包括上述描述的脉冲时钟产生单元121，控制模块可以包括第一控制单元131和与门132；

所述脉冲时钟产生单元121与所述与门132的输入端连接，用于向所述与门输出第一脉冲时钟信号；

所述第一控制单元131分别与所述与门132的输入端，所述脉冲时钟产生单元121和所述测试机台11连接；也就是控制模块13可以通过第一控制单元131与测试机台11连接，测试机台在确定出高电平对应的第一目标数量和低电平对应的第二目标数量后，具体可以是发送给控制模块中的第一控制单元。

所述测试机台，具体用于将高电平对应的第一目标数量和低电平对应的第二目标数量发送给所述第一控制单元；

所述第一控制单元，用于接收所述测试机台发送的高电平对应的第一目标数量和低电平对应的第二目标数量，在每个目标脉冲序列的周期中采用所述第一目标数量和所述第二目标数量，对时钟周期的数量进行计数；在采用所述第一目标数量对时钟周期的数量进行计数期间，向所述与门输出高电平，在采用所述第二目标数量对时钟周期的数量进行计数期间，向所述与门输出低电平；

所述与门132的输出端，用于与所述测试机台11连接，根据脉冲时钟产生单元121和第一控制单元131输出的电平信号，向所述测试机台11输出脉冲序列。

实施例5：

上述的控制模块，或控制模块中的第一控制单元在对时钟周期的数量进行计数时，可以是测试机台在控制IC芯片进入目标测试模式时开始的。

测试机台还可以向控制模块，或第一控制单元发送启动计数指令，控制模块，或第一控制单元可以在接收到测试机台发送的启动计数指令时，对时钟周期的数量进行计数。

该启动计数指令可以是测试机台在识别到复位端口的信号后产生的。

为了使输出的脉冲序列更具有可观性，所述第一控制单元，还用于在未接收到测试机台发送的启动计数指令之前，向所述与门输出低电平，以及在接收到启动计数指令时，在每个目标脉冲序列的周期先采用第一目标数量对时钟周期的数量进行计数。也就是在接收到测试机台发送的启动计数指令时，将输出的电平由低电平转换为高电平，开始输出脉冲序列。

实施例6：

在上述各实施例的基础上，为了提高测试的覆盖率，除了脉冲时钟产生单元输出脉冲时钟信号，测试机台也可以是输出脉冲时钟信号，在图2的基础上，如图3所示，在本发明实施例中，所述时钟模块12还包括：二选一数据选择器122；

所述二选一数据选择器122的两个输入端分别与所述测试机台11和所述脉冲时钟产生单元121连接，控制端与所述测试机台11连接，输出端分别与所述与门132的输入端和所述第一控制单元131连接。

测试机台在采用预设的测试模式对IC芯片进行测试时，为了提高测试的覆盖率，脉冲时钟产生单元不应再工作，所述测试机台，可以还用于向所述二选一数据选择器的输入端发送第二脉冲时钟信号。

测试机台在采用预设的测试模式对IC芯片进行测试时，向所述二选一数据选择器发送输出测试机台输出的第二脉冲时钟信号的第二控制信号，在未采用预设的测试模式对IC芯片进行测试时，向所述二选一数据选择器发送输出脉冲时钟产生单元输出的第一脉冲时钟信号的第一控制信号；

所述二选一数据选择器，用于在接收到第一控制信号时，输出第一脉冲信号，在接收到第二控制信号时，输出第二脉冲时钟信号。

上述的预设的测试模式可以是DFT测试模式。

实施例7：

为了使IC芯片在进入预设的测试模式时，与其他的测试模式区分显示，以及避免对其他脉冲序列的干扰，在一种可实施的方式中，所述与门的输入端与所述测试机台连接；

所述测试机台，还用于在采用预设的测试模式对IC芯片进行测试时，向所述与门输出低电平。

为了节省测试机台的引脚占用，在本发明实施例中，所述二选一数据选择器的控制端与所述与门的输入端连接所述测试机台的同一引脚。也就是测试机台上与所述二选一数据选择器的控制端连接的引脚，和测试机台上与所述与门的输入端连接的引脚为同一个引脚。

测试机台在确定出IC芯片当前进入预设的测试模式时，向所述与门输出低电平，并向所述二选一数据选择器的控制端输出低电平，控制该二选一数据选择器输出测试机台输出的第二脉冲时钟信号，也就是第二控制信号为低电平信号。测试机台在确定出IC芯片当前未进入预设的测试模式时，向所述与门输出高电平，并向所述二选一数据选择器的控制端输出高电平，控制该二选一数据选择器输出脉冲时钟产生器输出的第一脉冲时钟信号，也就是第一控制信号为高电平信号。

所述二选一数据选择器，具体用于当控制端接收到测试机台发送的高电平信号时，输出第一脉冲时钟信号，当控制端接收到测试机台发送的低电平信号时，输出第二脉冲时钟信号。

在另一种可实施的方式中，如图4所示，在图3的基础上，该系统还包括：与非门14；测试机台11与所述与非门14的输入端连接，所述与非门14的输出端与所述与门133的输入端连接，也就是所述测试机台11通过所述与非门14与所述与门133的输入端连接。

所述二选一数据选择器122的控制端与所述与非门14的输入端连接所述测试机台11的同一引脚；也就是测试机台上与二选一数据选择器的控制端连接的引脚，和测试机台上与该与非门的输入端连接的引脚为同一个引脚。

测试机台在确定出IC芯片当前进入预设的测试模式时，向所述与非门输出高电平，并向所述二选一数据选择器的控制端输出高电平，控制该二选一数据选择器输出测试机台输出的第二脉冲时钟信号，也就是第二控制信号为高电平信号。测试机台在确定出IC芯片当前未进入预设的测试模式时，向所述与非门输出低电平，并向所述二选一数据选择器的控制端输出低电平，控制该二选一数据选择器输出脉冲时钟产生单元输出的第一脉冲时钟信号，也就是第一控制信号为低电平信号。

所述二选一数据选择器，具体用于当控制端接收到测试机台发送的低电平控制信号时，输出第一脉冲时钟信号，当控制端接收到测试机台发送的高电平控制信号时，输出第二脉冲时钟信号。

对于DFT测试模式，测试机台输出为低电平时，能够完成是否正确进入测试模式的确认工作；测试机台为高时，上述的电路机构本身又是DFT可测试的，提高了DFT测试覆盖率。

实施例8：

在上述各实施例的基础上，所述控制模块还包括：第二控制单元；

所述第二控制单元分别与所述测试机台和所述与门的输入端连接；当不存在二选一数据选择器时，所述第二控制单元还与所述脉冲时钟产生单元连接，当存在二选一数据选择器时，所述第二控制单元与所述二选一数据选择的输出端连接。

所述测试机台，还用于向所述第二控制单元发送目标脉冲序列的周期数量；

所述第二控制单元，用于接收所述测试机台发送的所述周期数量，并采用所述周期数量对目标脉冲序列的周期进行计数，并在计数期间，向所述测试机台输出高电平，在计数达到后，向所述测试机台输出低电平。

实施例9：

为了提高脉冲序列的可观性，如图5所示，在图2的基础上，或者如图6所示，在图4的基础上，所述系统还包括：时钟分频模块15，所述时钟模块12通过所述时钟分频模块15，分别与所述与门132，所述第一控制单元131和所述第二控制单元133连接；

所述时钟分频模块，用于降低所述脉冲时钟产生单元产生的脉冲时钟信号的频率。

如图5所示，当时钟模块12中仅包括脉冲时钟产生单元121时，该时钟分频模块15与所述脉冲时钟产生单元121连接，脉冲时钟产生单元向所述分频模块发送第一脉冲时钟信号。

如图8所示，当时钟模块13中包括脉冲时钟产生单元131和二选一数据选择器132时，该时钟分频模块13与所述二选一数据选择器132的输出端连接。

如图6所示，为与图5对应的测试系统示意图，如图9所示，为与图8对应的测试系统示意图，具体说明如下：

LIRC_CLK代表脉冲时钟产生单元，脉冲时钟产生单元具体可以是低速内部RC振荡器；

DIV代表时钟分频模块，用来降低LIRC时钟的频率，目的是增加MODE_OUT的可观测性。

MODE_CNT代表第一控制单元，以LIRC的分频时钟为基准，以TEST_MODE为计数周期的计数器，最终输出一个电平信号到与门GATE的D端。

NUM_CNT代表第二控制单元，以LIRC的分频时钟为基准的计数器，它的计数周期是一次测试模式对应的脉冲序列的周期，可以理解为图7中的Serial Pulses+Timing Gap，用于控制输出对应数量的脉冲序列周期。

TEST_MODE代表测试机台上与第一控制单元连接的端口。

MODE_OUT代表测试模式对应的脉冲序列的输出端口，可理解为测试机台上与该与门GATE的输出端连接的端口。

DFT_EN可以代表所述二选一数据选择器122的控制端与所述与非门14的输入端连接所述测试机台11的同一引脚。

ATE_CLK可以代表测试机台输出第二脉冲时钟信号的端口。

如图7所示，图6的工作原理如下：

复位端口RC_RSTJ释放之前，是测试模式进入阶段，从时序图上看出，与门GATE的B端为高电平，D端为低电平；

在T1时刻，RC_RSTJ已经撤离，TEST_MODE锁定在目标测试模式上，假设为0x4，MODE_CNT和NUM_CNT同时基于LIRC_CLK开始启动；因为TEST_MODE锁定在0x4，NUM_CNT会以4个LIRC时钟的正脉冲作为测试模式的表示脉冲序列(Serial Pulses)，以4个LIRC时钟周期作为固定间隔时间(Timing Gap)；

MODE_CNT计数的同时，与门GATE的D端跳变至高电平，因此MODE_OUT开始输出脉冲；

NUM_CNT也开始工作，但是还没有达到触发其累加的条件，因此保持原值；

在T2时刻，MODE_CNT的计数值到达0x4，和TEST_MODE相等，至此MODE_OUT完成一次表示脉冲序列的输出，因此与门GATE的D端跳变至低电平，进入固定间隔时间阶段；

在T3时刻，固定间隔时间阶段结束，NUM_CNT达到触发其累加的条件递增，同时MODE_CNT开始第二次计数，与门GATE的D端重新跳变至高电平；

T4时刻同T2时刻；

在T5时刻，MODE_OUT完成两次表示脉冲序列的输出，NUM_CNT计数为0x2，因此整个电路完成工作，重新进入停顿状态，再次工作需有再一次RC_RSTJ的有效电平触发。

从测试人员的角度来看，只要设置好测试模式，在调试期间观测MODE_OUT相关的IO，就可以很方便的确认是否正确进入期望的测试模式。

本发明实施例提供了一种IC芯片测试方法，所述方法包括：

接收测试机台发送的所述目标信息；根据所述目标信息，确定IC芯片当前进入的目标测试模式对应的高电平的第一时长和低电平的第二时长；根据所述高电平的第一时长和所述低电平的第二时长，以及所述时钟模块的计时时间，确定目标脉冲序列；将所述目标脉冲序列输出给所述测试机台，使所述测试机台显示，其中，所述目标信息为测试机台根据预先保存的每种测试模式对应的信息，确定IC芯片当前进入的目标测试模式对应的目标信息后发送的。

对于系统/装置实施例而言，由于其基本相似于电路实施例，所以描述的比较简单，相关之处参见电路实施例的部分说明即可。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者一个操作与另一个实体或者另一个操作区分开来，而不一定要求或者暗示这些实体或者操作之间存在任何这种实际的关系或者顺序。

本领域内的技术人员应明白，本申请的实施例可提供为电路、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全应用实施例、或结合应用和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。

本申请是参照根据本申请实施例的电路、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

尽管已描述了本申请的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改。

显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (13)

1.一种IC芯片测试系统，其特征在于，包括：测试机台，时钟模块和控制模块；所述控制模块分别与所述时钟模块和所述测试机台连接；

所述测试机台，用于根据预先保存的每种测试模式对应的信息，确定IC芯片当前进入的目标测试模式对应的目标信息，并发送给所述控制模块；

所述时钟模块，用于计时；

所述控制模块，用于接收测试机台发送的所述目标信息；根据所述目标信息，确定IC芯片当前进入的目标测试模式对应的高电平的第一时长和低电平的第二时长；根据所述高电平的第一时长和所述低电平的第二时长，以及所述时钟模块的计时时间，确定目标脉冲序列；将所述目标脉冲序列输出给所述测试机台，其中，不同的测试模式对应的脉冲序列不同；

所述测试机台，还用于显示所述目标脉冲序列。

2.如权利要求1所述的系统，其特征在于，所述测试机台，具体用于根据预先保存的每种测试模式对应的高电平的时长和低电平的时长，确定IC芯片当前进入的目标测试模式对应的高电平的目标时长和低电平的目标时长，并发送给所述控制模块；

所述控制模块，具体用于将接收到的测试机台发送的IC芯片当前进入的目标测试模式对应的高电平的目标时长和低电平的目标时长，确定为高电平的第一时长和低电平的第二时长。

3.如权利要求1或2所述的系统，其特征在于，所述时钟模块包括：脉冲时钟产生单元；

脉冲时钟产生单元，用于产生第一脉冲时钟信号；

所述测试机台，具体用于根据预先保存的每种测试模式、高电平对应的时钟周期的第一数量和低电平对应的时钟周期的第二数量的对应关系，确定IC芯片当前进入的所述目标测试模式对应的高电平对应的第一目标数量和低电平对应的第二目标数量，并发送给所述控制模块；

所述控制模块，具体用于根据高电平对应的时钟周期第一目标数量和低电平对应的时钟周期第二目标数量，在每个目标脉冲序列的周期中采用所述第一目标数量和所述第二目标数量，对时钟周期的数量进行计数；并在采用所述第一目标数量对时钟周期的数量进行计数期间，向所述测试机台输出高电平，在采用所述第二目标数量对时钟周期的数量进行计数期间，向所述测试机台输出低电平。

4.如权利要求3所述的系统，其特征在于，所述控制模块包括：第一控制单元和与门；

所述脉冲时钟产生单元与所述与门的输入端连接，用于向所述与门输出第一脉冲时钟信号；

所述第一控制单元分别与所述与门的输入端，所述脉冲时钟产生单元和所述测试机台连接；

所述测试机台，具体用于将高电平对应的第一目标数量和低电平对应的第二目标数量发送给所述第一控制单元；

所述第一控制单元，用于接收所述测试机台发送的高电平对应的第一目标数量和低电平对应的第二目标数量，在每个目标脉冲序列的周期中采用所述第一目标数量和所述第二目标数量，对时钟周期的数量进行计数；在采用所述第一目标数量对时钟周期的数量进行计数期间，向所述与门输出高电平，在采用所述第二目标数量对时钟周期的数量进行计数期间，向所述与门输出低电平；

所述与门的输出端，用于与所述测试机台连接，向所述测试机台输出脉冲序列。

5.如权利要求4所述的系统，其特征在于，所述第一控制单元，还用于在未接收到测试机台发送的启动计数指令之前，向所述与门输出低电平，以及在接收到启动计数指令时，在每个目标脉冲序列的周期先采用所述第一目标数量对时钟周期的数量进行计数。

6.如权利要求4所述的系统，其特征在于，所述时钟模块还包括：二选一数据选择器；

所述二选一数据选择器的两个输入端分别与所述测试机台和所述脉冲时钟产生单元连接，控制端与所述测试机台连接，输出端分别与所述与门的输入端和所述第一控制单元连接；

所述测试机台，还用于向所述二选一数据选择器的输入端发送第二脉冲时钟信号，以及在采用预设的测试模式对IC芯片进行测试时，向所述二选一数据选择器发送输出测试机台对应的第二脉冲时钟信号的第二控制信号，在未采用预设的测试模式对IC芯片进行测试时，向所述二选一数据选择器发送输出脉冲时钟产生单元对应的第一脉冲时钟信号的第一控制信号；

所述二选一数据选择器，用于在接收到第一控制信号时，输出第一脉冲信号，在接收到第二控制信号时，输出第二脉冲时钟信号。

7.如权利要求6所述的系统，其特征在于，所述与门的输入端与所述测试机台连接；

所述测试机台，还用于在采用预设的测试模式对IC芯片进行测试时，向所述与门输出低电平。

8.如权利要求7所述的系统，其特征在于，所述二选一数据选择器的控制端与所述与门的输入端连接所述测试机台的同一引脚。

9.如权利要求6所述的系统，其特征在于，还包括：与非门；

所述测试机台通过所述与非门与所述与门的输入端连接，所述二选一数据选择器的控制端与所述与非门的输入端连接所述测试机台的同一引脚；

所述测试机台，还用于在采用预设的测试模式对IC芯片进行测试时，向所述与非门输出高电平；

所述二选一数据选择器，具体用于当控制端接收到测试机台发送的低电平信号时，输出第一脉冲时钟信号，当控制端接收到测试机台发送的高电平信号时，输出第二脉冲时钟信号。

10.如权利要求4所述的系统，其特征在于，所述控制模块还包括：第二控制单元；

所述第二控制单元分别与所述测试机台，所述脉冲时钟产生单元和所述与门的输入端连接；

所述测试机台，还用于向所述第二控制单元发送目标脉冲序列的周期数量；

所述第二控制单元，用于接收所述测试机台发送的所述周期数量，并采用所述周期数量对目标脉冲序列的周期进行计数，并在计数期间，向所述测试机台输出高电平，在计数达到后，向所述测试机台输出低电平。

11.如权利要求10所述的系统，其特征在于，还包括：时钟分频模块，所述时钟模块通过所述时钟分频模块，分别与所述与门，所述第一控制单元和所述第二控制单元连接；

所述时钟分频模块，用于降低所述脉冲时钟产生单元产生的脉冲时钟信号的频率。

12.如权利要求4-11任一项所述的系统，其特征在于，所述脉冲时钟产生单元为低速内部RC振荡器。

13.一种基于权利要求1-12任一项所述的系统的IC芯片测试方法，其特征在于，所述方法包括：

接收测试机台发送的所述目标信息；根据所述目标信息，确定IC芯片当前进入的目标测试模式对应的高电平的第一时长和低电平的第二时长；根据所述高电平的第一时长和所述低电平的第二时长，以及所述时钟模块的计时时间，确定目标脉冲序列；将所述目标脉冲序列输出给所述测试机台，使所述测试机台显示，其中，所述目标信息为测试机台根据预先保存的每种测试模式对应的信息，确定IC芯片当前进入的目标测试模式对应的目标信息后发送的。