CN103487649A - 一种兼容连续波和脉冲调制载波频率测量的方法及装置 - Google Patents
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Abstract
本发明公开了一种兼容连续波和脉冲调制载波频率测量的方法及装置，其中的装置包括信号整形单元、峰值检波单元、FPGA计数单元、时基单元及CPU运算显示单元。FPGA计数单元包括闸门产生器、事件计数器及时间计数器；上述信号整形单元连接FPGA计数单元的事件计数器；峰值检波单元通过脉冲整形子单元连接FPGA计数单元的闸门产生器，通过脉冲状态检测子单元连接CPU运算显示单元；时基单元连接FPGA计数单元的闸门产生器与时间计数器；FPGA计数单元连接CPU运算显示单元。本发明能够实现兼容连续波频率和脉冲调制载波频率的测量，较好地解决了连续波频率和脉冲调制载波频率不能兼顾测量的问题，易于实现，具有很强的工程实现指导意义。
Description
技术领域
本发明涉及一种兼容连续波和脉冲调制载波频率测量的方法，以及一种兼容连续波和脉冲调制载波频率测量的装置。
背景技术
频率是电子测量中一个最基本的测量参数，随着现代电子技术的发展，尤其是在雷达、电子对抗、通信等领域对频率的测量也提出了新的测试需求，除了要对连续波信号的频率进行测量外，还需要对脉冲调制后的载波信号的频率进行测量。
目前对频率的测量方法主要有直接测频法和测周法两种，其他的方法都是在这两种方法的基础上做了改变而发展起来的，最常用的就是多周期同步测量的方法。
直接测频法适用于被测信号的频率比较高的情况，其原理是在给定的闸门时间T内对被测信号Fx进行计数测量，通过计算得出被测信号的频率,Fx=N/T,其中T为闸门时间，N为计数器在闸门时间T内记得被测信号过零点的次数。
测周法适用于被测信号频率比较低的情况，其原理是以被测信号的周期Tx作为闸门时间，在此闸门时间内对标准频率Fo进行计数，Fo的周期为To，计数的结果记为N，通过计算可以得到，Tx=NTo=N/Fo，再根据周期与频率互为倒数的关系可以计算出，Fx=1/Tx=Fo/N。
多周期同步测量方法，通过预置闸门时间产生电路用于产生预置的闸门时间Tp，Tp经同步电路同步后便可产生与被测信号Fx同步的实际闸门时间T。在闸门时间T内，事件计数器和时间计数器便分别对被测信号Fx和时钟信号Fo进行计数。事件计数器的计数结果为N1，N1=Fx T；时间计数器的计数结果为N2，N2=Fo T，最后可以通过计算得出被测信号频率Fx，Fx=(N1/N2)Fo。
目前对脉冲调制信号载波频率的测量方法主要有基波滤除法，是用一个多路窄带滤波器将被测频率的基波取出，再使用前述的频率测量方法进行计数。窄带滤波器的带宽作为计数器的闸门时间T，计数器记得数据为N，则Fx=N/T。
对于连续波信号频率的测量，使用通用的连续波频率计数器就可以很方便的测量其频率值。但在雷达、电子对抗、通讯等技术领域，由于信号的工作模式多为脉冲调制体制，测量脉冲调制后的信号载波频率时连续波频率计数器就无能为力了。
基波滤除法虽然原理比较简单，理论上可以实现对脉冲调制信号载波频率的测量，但是由于目前窄带滤波器的通带不容易做得很窄，且需要根据脉冲宽度做很多路滤波器，加之脉冲调制载波信号的频谱很密，基频和旁频靠得很近不容易分开，所以工程实现起来非常的困难。
目前还没有一种既原理简单又易于工程实现，且可以兼容连续波频率和脉冲调制信号载波频率的测量方式。
发明内容
为了解决既能测量连续波信号频率又能测量脉冲调制信号载波频率的问题，本发明的任务在于提供一种可以兼容连续波频率和脉冲调制信号载波频率测量的方法，以及一种可以兼容连续波频率和脉冲调制信号载波频率测量的装置，以解决连续波频率和脉冲调制信号载波频率测量不能兼顾的问题。
其技术解决方案是：
一种兼容连续波和脉冲调制载波频率测量的方法，将被测信号分成两路，第一路被测信号进入信号整形处理步骤，第二路被测信号进入峰值检波处理步骤；上述信号整形处理步骤，用于将正弦形式的第一路被测信号Fx整形成FPGA能够接受处理的信号形式，根据所选FPGA不同，整形后的信号电平形式是5V TTL电平或3.3V LVTTL电平，并将整形后的信号提供给FPGA中的事件计数器进行计数；在上述峰值检波处理步骤中，利用高速峰值检波器件即二极管或三极管对第二路被测信号进行峰值检波，当被测信号是连续波时，经高速峰值检波后变成为一高电平信号，当被测信号是脉冲调制后的载波信号时，经高速峰值检波后变成为有高有低的包络信号，该包络信号高电平持续的时间为调制信号的脉冲宽度，低电平持续的时间为调制信号脉冲关的时间，并将检波后的信号分成两路，第一路检波信号进入脉冲整形处理子步骤，第二路检波信号进入脉冲状态检测子步骤，与此同时，通过时基的内部时钟或外部时钟为FPGA内部的闸门产生器和时间计数器提供基准参考信号Fo；上述脉冲整形子步骤用于将第一路检波信号经过脉冲整形后变成FPGA能够接受处理的信号形式，根据所选FPGA不同，整形后的检波信号电平形式是5V TTL电平或3.3V LVTTL电平，整形后的检波信号提供给FPGA中的闸门产生器；在上述脉冲状态检测子步骤中，利用高速比较器对第二路检波信号与参考电平进行比较，设置比较参考电平，当被测检波信号为连续波时，比较器的输出结果为高电平1，当被测检波信号为脉冲调制载波时，比较器的输出结果为低电平0，将比较的结果信息送到CPU进行处理。
由上述事件计数器在闸门T的时间内对被测信号Fx进行计数，并将计数结果N1送给CPU进行运算处理；由上述时间计数器在闸门T的时间内对基准参考信号Fo进行计数，并将计数结果N2送给CPU进行运算处理；由CPU根据脉冲状态检测的结果启动不同的测量模式，读取计数结果，进行运算处理，并将处理结果进行输出。
由上述闸门产生器利用基准参考信号Fo或检波后的脉冲包络信号来产生事件计数器和时间计数器所需要的闸门；当被测信号为连续波时，闸门由时基参考信号Fo产生；当被测信号为脉冲调制载波时，测量闸门由单个脉冲包络的高电平时间来产生；累计多个脉冲包络的高电平，总的闸门时间通过计算得到。
一种兼容连续波和脉冲调制载波频率测量的装置，包括：
用于将正弦形式的被测信号Fx整形成FPGA计数单元能够接受处理信号形式的信号整形单元；
用于对被测信号进行峰值检波的峰值检波单元；
FPGA计数单元,包括闸门产生器、事件计数器及时间计数器；
利用内部时钟或外部时钟为FPGA计数单元的闸门产生器及时间计数器提供基准参考信号Fo的时基单元；
CPU运算显示单元；
上述信号整形单元连接FPGA计数单元的事件计数器；峰值检波单元通过脉冲整形子单元连接FPGA计数单元的闸门产生器，通过脉冲状态检测子单元连接CPU运算显示单元；时基单元连接FPGA计数单元的闸门产生器与时间计数器；FPGA计数单元连接CPU运算显示单元。
上述信号整形单元，根据所选FPGA器件的不同，整形后的信号电平形式是5V TTL电平或3.3V LVTTL电平，整形后的信号提供给FPGA中的事件计数器进行计数；上述峰值检波单元，利用高速峰值检波器件，即二极管或三极管，对被测信号进行峰值检波，当被测信号是连续波时，经高速峰值检波后变成为一高电平信号，当被测信号是脉冲调制后的载波信号时，经高速峰值检波后变成为有高有低的包络信号，该包络信号高电平持续的时间为调制信号的脉冲宽度，低电平持续的时间为调制信号脉冲关的时间，将检波后的信号分成两路，第一路检波信号送往脉冲整形子单元，第二路检波信号送往脉冲状态检测子单元。
上述脉冲整形单元将第一检波信号经过脉冲整形后变成FPGA能够接受处理的信号形式，根据所选FPGA器件的不同，整形后的信号电平形式是5V TTL电平或3.3V LVTTL电平，整形后的检波信号提供给FPGA计数单元中的闸门产生器；上述脉冲状态检测子单元，利用高速比较器作为比较电路，将检波后的信号与参考电平进行比较；设置比较参考电平，当被测信号为连续波时，比较器的输出结果为高电平1，当被测信号为脉冲调制载波时，比较器的输出结果为低电平0，将比较的结果信息送到CPU运算显示单元进行处理。
上述时基单元可根据需要选择不同频率和不同指标的晶体振荡器作为内部时钟。
上述闸门产生器，利用基准参考信号Fo或检波后的脉冲包络信号来产生事件计数器和时间计数器所需要的闸门，当被测信号为连续波时，闸门由时基参考信号Fo产生，当被测信号为脉冲调制载波时，测量闸门由单个脉冲包络的高电平时间来产生，并累计多个脉冲包络的高电平，总的闸门时间通过计算得到；上述事件计数器，在闸门T的时间内对被测信号Fx进行计数，并将计数结果N1送给CPU运算显示单元进行运算处理；上述时间计数器，在闸门T的时间内对基准参考信号Fo进行计数，并将计数结果N2送给CPU运算显示单元进行运算处理。
上述CPU运算显示单元，根据脉冲状态检测的结果启动不同的测量模式，读取计数结果，进行运算处理和显示。
本发明具有以下有益技术效果：
1、本发明能够实现兼容连续波频率和脉冲调制载波频率的测量，较好地解决了连续波频率和脉冲调制载波频率不能兼顾测量的问题。
2、在被测信号是未知信号形式的情况下，本发明可以对连续波信号和脉冲调制载波信号实现自动识别而不需要人为的干预。
3、本发明利用高速峰值检波的方式替代基波滤除法中的窄带滤波器来实现对脉冲包络信号的提取，易于实现，具有很强的工程实现指导意义。
附图说明
下面结合附图与具体实施方式对本发明作更进一步的说明：
图1为本发明一种实施方式的原理示意框图。
具体实施方式
一种兼容连续波和脉冲调制载波频率测量的方法，将被测信号分成两路，第一路被测信号进入信号整形处理步骤，第二路被测信号进入峰值检波处理步骤；上述信号整形处理步骤，用于将正弦形式的第一路被测信号Fx整形成FPGA能够接受处理的信号形式，根据所选FPGA不同，整形后的信号电平形式是5V TTL电平或3.3V LVTTL电平，并将整形后的信号提供给FPGA中的事件计数器进行计数；在上述峰值检波处理步骤中，利用高速峰值检波器件即二极管或三极管对第二路被测信号进行峰值检波，当被测信号是连续波时，经高速峰值检波后变成为一高电平信号，当被测信号是脉冲调制后的载波信号时，经高速峰值检波后变成为有高有低的包络信号，该包络信号高电平持续的时间为调制信号的脉冲宽度，低电平持续的时间为调制信号脉冲关的时间，并将检波后的信号分成两路，第一路检波信号进入脉冲整形处理子步骤，第二路检波信号进入脉冲状态检测子步骤，与此同时，通过时基的内部时钟或外部时钟为FPGA内部的闸门产生器和时间计数器提供基准参考信号Fo；上述脉冲整形子步骤用于将第一路检波信号经过脉冲整形后变成FPGA能够接受处理的信号形式，根据所选FPGA不同，整形后的检波信号电平形式是5V TTL电平或3.3V LVTTL电平，整形后的检波信号提供给FPGA中的闸门产生器；在上述脉冲状态检测子步骤中，利用高速比较器对第二路检波信号与参考电平进行比较，设置比较参考电平，当被测检波信号为连续波时，比较器的输出结果为高电平1，当被测检波信号为脉冲调制载波时，比较器的输出结果为低电平0，将比较的结果信息送到CPU进行处理。
由上述事件计数器在闸门T的时间内对被测信号Fx进行计数，并将计数结果N1送给CPU进行运算处理；由上述时间计数器在闸门T的时间内对基准参考信号Fo进行计数，并将计数结果N2送给CPU进行运算处理；由CPU根据脉冲状态检测的结果启动不同的测量模式，读取计数结果，进行运算处理，并将处理结果进行输出。
由上述闸门产生器利用基准参考信号Fo或检波后的脉冲包络信号来产生事件计数器和时间计数器所需要的闸门；当被测信号为连续波时，闸门由时基参考信号Fo产生；当被测信号为脉冲调制载波时，测量闸门由单个脉冲包络的高电平时间来产生；累计多个脉冲包络的高电平，总的闸门时间通过计算得到。
结合图1，一种兼容连续波和脉冲调制载波频率测量的装置，包括：
用于将正弦形式的被测信号Fx整形成FPGA计数单元能够接受处理信号形式的信号整形单元1；
用于对被测信号进行峰值检波的峰值检波单元2；
FPGA计数单元3,包括闸门产生器301、事件计数器302及时间计数器303；
利用内部时钟或外部时钟为FPGA计数单元的闸门产生器及时间计数器提供基准参考信号Fo的时基单元4；
CPU运算显示单元5；
上述信号整形单元连接FPGA计数单元的事件计数器；峰值检波单元通过脉冲整形子单元6连接FPGA计数单元的闸门产生器，通过脉冲状态检测子单元7连接CPU运算显示单元；时基单元连接FPGA计数单元的闸门产生器与时间计数器；FPGA计数单元连接CPU运算显示单元。
所述的信号整形单元的作用是，将正弦形式的被测信号Fx整形成FPGA可以接受处理的信号形式。根据所选FPGA器件不同，整形后的信号电平形式可能是5V TTL电平，也可能是3.3V LVTTL电平，整形后的信号提供给FPGA中的事件计数器进行计数。
所述的峰值检波单元的作用是，利用高速峰值检波器件，可以是二极管也可以是三极管，对被测信号进行峰值检波。当被测信号是连续波时，经高速峰值检波后变成为一高电平信号；当被测信号是脉冲调制后的载波信号时，经高速峰值检波后变成为有高有低的包络信号，此包络信号高电平持续的时间为调制信号的脉冲宽度，低电平持续的时间为调制信号脉冲关的时间。检波后的信号分成两路，第一路检波信号送给了脉冲整形子单元，第二路检波信号送给了脉冲状态检测子单元。
所述的脉冲整形子单元的作用是，将检波后的信号经过脉冲整形后变成FPGA可以接受处理的信号形式。根据所选FPGA器件不同，整形后的信号电平形式可能是5V TTL电平，也可能是3.3V LVTTL电平，整形后的信号提供给FPGA中的闸门产生器。
所述的脉冲状态检测子单元的作用是，利用高速比较器来设计比较电路，检波后的信号与参考电平进行比较。设置比较参考电平，当被测信号为连续波时，比较器的输出结果为高电平1，当被测信号为脉冲调制载波时，比较器的输出结果为低电平0。将比较的结果信息送到CPU运算显示单元进行处理。
所述的时基单元的作用是，利用标准的内部时钟或外部时钟为FPGA内部的闸门产生器和时间计数器提供基准参考信号Fo，可以根据需要选择不同频率和不同指标的晶体振荡器作为内部时钟。
所述的闸门产生器的作用是，利用基准参考信号Fo或检波后的脉冲包络信号来产生事件计数器和时间计数器所需要的闸门。当被测信号为连续波时，闸门由时基参考信号Fo产生；当被测信号为脉冲调制载波时，测量闸门由单个脉冲包络的高电平时间来产生，为了达到一定的测量精度时，就需要累计多个脉冲包络的高电平，总的闸门时间可以通过计算得到。闸门时间的长短与需要达到的测量精度或分辨率有关，闸门时间的长度一般为1/分辨率，如要到达1Hz的测量分辨率，那么闸门时间就为1s。
所述的事件计数器的作用是，在闸门T的时间内对被测信号Fx进行计数，并将计数结果N1送给CPU进行运算处理。
所述的时间计数器的作用是，在闸门T的时间内对基准参考信号Fo进行计数，并将计数结果N2送给CPU进行运算处理。
所述的CPU运算显示单元的作用是，根据脉冲状态检测的结果启动不同的测量模式，读取计数结果，进行运算处理和显示。
当脉冲状态检测的结果为高电平1时，CPU就启动连续波频率测量模式，只利用基准参考信号Fo来产生测量闸门T，在闸门T的作用下，事件计数器和时间计数器同时开始计数，闸门结束后，事件计数器和时间计数器停止计数，CPU读取计数的结果，事件计数器的结果记为N1，时间计数器的结果记为N2。根据多周期同步测量的原理，可以计算出被测连续波信号的频率Fx=(N1/N2)Fo。
当脉冲状态检测的结果为低电平0时，CPU就启动脉冲调制载波频率测量模式，利用检波包络和基准参考信号Fo一起来产生测量闸门T。在闸门T的作用下，事件计数器和时间计数器同时开始计数，闸门结束后，事件计数器和时间计数器停止计数。假设单个检波脉冲包络的宽度为t1，为了达到一定的测量精度需要累计n个脉冲包络，每个脉冲包络的宽度分别为t2，t3……tn，总的闸门时间T=t1+t2+t3+……+tn。在每个脉冲包络宽度的时间内对被测信号Fx和基准参考信号F0进行计数，事件计数器的结果分别为N11，N12，N13……N1n，时间计数器的结果分别为N21，N22，N23……N2n，CPU读取计数结果，并利用平均的方法，可以计算出被测脉冲调制信号的载波频率Fx：
Fx=(（N11+N12+N13+……+N1n）/(N21+N22+N23+……+N2n))F0。
上述方式中未述及的有关技术内容采取或借鉴已有技术即可实现。
需要说明的是，在本说明书的教导下本领域技术人员还可以作出这样或那样的容易变化方式，诸如等同方式，或明显变形方式。上述的变化方式均应在本发明的保护范围之内。
Claims (9)
1.一种兼容连续波和脉冲调制载波频率测量的方法，其特征在于：将被测信号分成两路，第一路被测信号进入信号整形处理步骤，第二路被测信号进入峰值检波处理步骤；上述信号整形处理步骤，用于将正弦形式的第一路被测信号Fx整形成FPGA能够接受处理的信号形式，根据所选FPGA不同，整形后的信号电平形式是5V TTL电平或3.3V LVTTL电平，并将整形后的信号提供给FPGA中的事件计数器进行计数；在上述峰值检波处理步骤中，利用高速峰值检波器件即二极管或三极管对第二路被测信号进行峰值检波，当被测信号是连续波时，经高速峰值检波后变成为一高电平信号，当被测信号是脉冲调制后的载波信号时，经高速峰值检波后变成为有高有低的包络信号，该包络信号高电平持续的时间为调制信号的脉冲宽度，低电平持续的时间为调制信号脉冲关的时间，并将检波后的信号分成两路，第一路检波信号进入脉冲整形处理子步骤，第二路检波信号进入脉冲状态检测子步骤，与此同时，通过时基的内部时钟或外部时钟为FPGA内部的闸门产生器和时间计数器提供基准参考信号Fo；上述脉冲整形子步骤用于将第一路检波信号经过脉冲整形后变成FPGA能够接受处理的信号形式，根据所选FPGA不同，整形后的检波信号电平形式是5V TTL电平或3.3V LVTTL电平，整形后的检波信号提供给FPGA中的闸门产生器；在上述脉冲状态检测子步骤中，利用高速比较器对第二路检波信号与参考电平进行比较，设置比较参考电平，当被测检波信号为连续波时，比较器的输出结果为高电平1，当被测检波信号为脉冲调制载波时，比较器的输出结果为低电平0，将比较的结果信息送到CPU进行处理。
2.根据权利要求1所述的一种兼容连续波和脉冲调制载波频率测量的方法，其特征在于：由上述事件计数器在闸门T的时间内对被测信号Fx进行计数，并将计数结果N1送给CPU进行运算处理；由上述时间计数器在闸门T的时间内对基准参考信号Fo进行计数，并将计数结果N2送给CPU进行运算处理；由CPU根据脉冲状态检测的结果启动不同的测量模式，读取计数结果，进行运算处理，并将处理结果进行输出。
3.根据权利要求1所述的一种兼容连续波和脉冲调制载波频率测量的方法，其特征在于：由上述闸门产生器利用基准参考信号Fo或检波后的脉冲包络信号来产生事件计数器和时间计数器所需要的闸门；当被测信号为连续波时，闸门由时基参考信号Fo产生；当被测信号为脉冲调制载波时，测量闸门由单个脉冲包络的高电平时间来产生；累计多个脉冲包络的高电平，总的闸门时间通过计算得到。
4.一种兼容连续波和脉冲调制载波频率测量的装置，其特征在于包括：
用于将正弦形式的被测信号Fx整形成FPGA计数单元能够接受处理信号形式的信号整形单元；
用于对被测信号进行峰值检波的峰值检波单元；
FPGA计数单元,包括闸门产生器、事件计数器及时间计数器；
利用内部时钟或外部时钟为FPGA计数单元的闸门产生器及时间计数器提供基准参考信号Fo的时基单元；
CPU运算显示单元；
上述信号整形单元连接FPGA计数单元的事件计数器；峰值检波单元通过脉冲整形子单元连接FPGA计数单元的闸门产生器，通过脉冲状态检测子单元连接CPU运算显示单元；时基单元连接FPGA计数单元的闸门产生器与时间计数器；FPGA计数单元连接CPU运算显示单元。
5.根据权利要求4所述的一种兼容连续波和脉冲调制载波频率测量的装置，其特征在于：上述信号整形单元，根据所选FPGA器件的不同，整形后的信号电平形式是5V TTL电平或3.3VLVTTL电平，整形后的信号提供给FPGA中的事件计数器进行计数；上述峰值检波单元，利用高速峰值检波器件，即二极管或三极管，对被测信号进行峰值检波，当被测信号是连续波时，经高速峰值检波后变成为一高电平信号，当被测信号是脉冲调制后的载波信号时，经高速峰值检波后变成为有高有低的包络信号，该包络信号高电平持续的时间为调制信号的脉冲宽度，低电平持续的时间为调制信号脉冲关的时间，将检波后的信号分成两路，第一路检波信号送往脉冲整形子单元，第二路检波信号送往脉冲状态检测子单元。
6.根据权利要求4所述的一种兼容连续波和脉冲调制载波频率测量的装置，其特征在于：上述脉冲整形单元将第一检波信号经过脉冲整形后变成FPGA能够接受处理的信号形式，根据所选FPGA器件的不同，整形后的信号电平形式是5V TTL电平或3.3V LVTTL电平，整形后的检波信号提供给FPGA计数单元中的闸门产生器；上述脉冲状态检测子单元，利用高速比较器作为比较电路，将检波后的信号与参考电平进行比较；设置比较参考电平，当被测信号为连续波时，比较器的输出结果为高电平1，当被测信号为脉冲调制载波时，比较器的输出结果为低电平0，将比较的结果信息送到CPU运算显示单元进行处理。
7.根据权利要求4所述的一种兼容连续波和脉冲调制载波频率测量的装置，其特征在于：上述时基单元可根据需要选择不同频率和不同指标的晶体振荡器作为内部时钟。
8.根据权利要求4所述的一种兼容连续波和脉冲调制载波频率测量的装置，其特征在于：上述闸门产生器，利用基准参考信号Fo或检波后的脉冲包络信号来产生事件计数器和时间计数器所需要的闸门，当被测信号为连续波时，闸门由时基参考信号Fo产生，当被测信号为脉冲调制载波时，测量闸门由单个脉冲包络的高电平时间来产生，并累计多个脉冲包络的高电平，总的闸门时间通过计算得到；上述事件计数器，在闸门T的时间内对被测信号Fx进行计数，并将计数结果N1送给CPU运算显示单元进行运算处理；上述时间计数器，在闸门T的时间内对基准参考信号Fo进行计数，并将计数结果N2送给CPU运算显示单元进行运算处理。
9.根据权利要求4所述的一种兼容连续波和脉冲调制载波频率测量的装置，其特征在于：上述CPU运算显示单元，根据脉冲状态检测的结果启动不同的测量模式，读取计数结果，进行运算处理和显示。
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