CN105486919A - 一种基于fpga的频率测量装置 - Google Patents

Abstract

本发明公开了一种基于FPGA的频率测量装置，包括整形电路和设置在FPGA内部的第一及第二测频模块、第一及第二脉冲测量模块、异或门及MCU；待测正弦波信号经过整形电路形成同频率方波信号，进入第一测频模块，从而测得待测正弦波的频率；待测第一矩形波信号的三路信号分别进入第二测频模块、第一脉冲测量模块和异或门；进入第二测频模块时用于测量第一矩形波信号的频率及周期，进入第一脉冲测量模块时用于测量第一矩形波信号的占空比；待测第二矩形波信号与待测第一矩形波信号的一路分信号进入异或门用于测量待测第一矩形波信号与待测第二矩形波信号的时间间隔和相位差。本发明可精确测量正弦波的频率和矩形波的频率、周期、占空比、时间间隔及相位差。

Description

一种基于FPGA的频率测量装置

技术领域

本发明涉及一种基于FPGA的频率测量装置，属于电子测量技术领域。

背景技术

数字频率计是采用数字电路制做成的能实现对周期性变化信号频率测量的仪器。频率计主要用于测量正弦波、矩形波等周期信号的频率值。其扩展功能可以测量信号的周期和脉冲宽度。通常说的数字频率计是指电子计数式频率计。

在电子技术领域，频率是一个最基本的参数。数字频率计作为一种最基本的测量仪器以其测量精度高、速度快、操作简便、数字显示等特点被广泛应用。将数字频率计与微处理器相结合，可实现测量仪器的多功能化、程控化和智能化，随着现代科技的发展，基于数字式频率计组成的各种测量仪器、控制设备、实时监测系统已应用到国际民生的各个方面。现有技术中，将数字频率计与微处理器相结合构成的装置，存在着硬件结构复杂、易受干扰、稳定性低等缺陷。

发明内容

针对现有技术存在的不足，本发明目的是提供一种基于FPGA的频率测量装置，本发明降低了电路的复杂度，且不易受外界干扰，可精确测量正弦波的频率和矩形波的频率f、周期T、占空比、时间间隔及相位差。

为了实现上述目的，本发明是通过如下的技术方案来实现：

本发明的一种基于FPGA的频率测量装置，包括整形电路和设置在FPGA内部的第一测频模块、第二测频模块、第一脉冲测量模块、异或门、与异或门输出端相连接的第二脉冲测量模块及MCU；所述第一测频模块与整形电路输出端相连接，所述第一测频模块、第二测频模块、第一脉冲测量模块和第二脉冲测量模块的输出端均与MCU的输入端相连接；待测正弦波信号，经过所述整形电路触发整形，形成同频率方波信号，并进入所述第一测频模块，从而测得待测正弦波的频率；待测第一矩形波信号分成三路信号，分别进入所述第二测频模块、第一脉冲测量模块和异或门；进入所述第二测频模块时，用于测量第一矩形波信号的待测信号频率f及待测信号周期T，进入所述第一脉冲测量模块时用于测量第一矩形波信号的占空比；待测第二矩形波信号与待测第一矩形波信号的一路分信号进入所述异或门，用于测量待测第一矩形波信号与待测第二矩形波信号的时间间隔，并结合第二测频模块测得的待测信号频率f，即可计算出待测第一矩形波信号与待测第二矩形波信号的相位差，其中，所述待测第二矩形波信号的频率与待测第一矩形波信号的频率相同。

上述整形电路具体采用的是TLV3501整形电路。

上述TLV3501整形电路包括滞回比较器电路，所述滞回比较器电路的供电方式为+5V单电压供电，其窗口电压为

上述第一测频模块及第二测频模块均包括D触发器和带使能端ENA的第一计数器及第二计数器；所述D触发器的q端连接到第一计数器及第二计数器的使能端ENA上，所述D触发器的d端连接闸门信号，clk端连接待测信号；根据D触发器的输出特性可知，在闸门信号拉高后，待测信号的第一个上升沿到来时，q端才开始输出高电平，使能第一计数器、第二计数器；所述第一计数器、第二计数器开始工作后，在闸门时间内同时对待测信号和时钟信号进行计数，时钟信号计数值N₁除以待测信号计数值N₂乘上时钟周期T_时钟即为待测信号周期T，对待测信号周期T求倒数即为待测信号的频率f。

上述第一脉冲测量模块及第二脉冲测量模块均包括D触发器、带使能端ENA及ENB的第三计数器和带使能端ENA的第二计数器；所述D触发器的q端连接到第一计数器及第二计数器的使能端ENA上，所述D触发器的d端连接闸门信号，clk端连接待测信号，待测信号还与第三计数器的使能端ENB相连接，使得第三计数器必须在待测信号处于高电平的情况下才能正常工作，从而可以测量待测信号的脉冲宽度；第三计数器及第四计数器开始工作后，在闸门时间内同时对待测信号和时钟信号进行计数，时钟信号计数值N₃除以待测信号计数值N₄乘上时钟周期T_时钟即为待测信号脉冲宽度T_脉冲宽度；将待测信号脉冲宽度T_脉冲宽度除以待测信号周期T再乘以100％即为矩形波信号的占空比。

测量待测第一矩形波信号与待测第二矩形波信号的时间间隔和相位差时，待测第一矩形波信号分成两路，一路直接进入第二测频模块，得到待测信号的频率f，另一路和第二矩形波信号进入异或门，所述异或门连接到第二脉冲测量模块，测到正脉冲周期宽度T_{异或正脉冲}，T_{异或正脉冲}即为待测第一矩形波信号与待测第二矩形波信号的时间间隔，将时间间隔乘以第二测频模块测得的待测信号频率f再乘以360°即可求到两路信号的相位差。

本发明与现有技术相比，其显著优点是在于：

(1)频率测量时，每个测频模块，包括两个计数器和一个D触发器，D触发器的应用使得闸门信号与待测信号同步，相比于传统方案，避免了对被测信号计数时产生的±1误差。在闸门时间为1s的情况下，最低测量频率可达1Hz；

(2)可精确测量带小数的频率值，如1.1Hz；

(3)测量两路矩形波信号的相位差、时间间隔时，系统对两路信号做异或运算，将两路信号的时间间隔以高电平的形式体现在异或门的输出信号中，随后根据计数器的计数得出时间间隔，该方法简单高效；

(4)FPGA采用50M晶振，经过倍频，使得最高测量频率可达到100MHz；

(5)可精确测量1Hz-100MHz正弦波信号的频率和周期，测量误差不超过万分之一；可精确测量100Hz-1MHz矩形波信号的频率、占空比和时间间隔等参数，频率测量误差不超过万分之一，占空比和时间间隔的测量误差不超过百分之一；

(6)闸门信号默认为1秒，所有参数测量的响应时间不超过1.1秒；

(7)频率计只有三个信号输入接口，在不需人为切换通道的前提下，不但可以同时测量低频和高频信号，也可同时测试多个频率参数。

(8)数字电路与处理器模块全部搭建在FPGA中，使得装置硬件结构简单、体积小，稳定性高。

附图说明

图1是本发明的频率测量装置原理框图；

图2是本发明的TLV3501整形电路图；

图3是本发明的第一测频模块和第二测频模块结构示意图；

图4是本发明的第一脉冲测量模块和第二脉冲测量模块示意图；

图5是本发明的频率测量功能示意图；

图6是本发明的矩形波占空比测量功能示意图；

图7是本发明的矩形波时间间隔、相位差测量功能示意图。

具体实施方式

为使本发明实现的技术手段、创作特征、达成目的与功效易于明白了解，下面结合具体实施方式，进一步阐述本发明。

参见图1，基于FPGA(片内单片机)的数字频率计，包括TLV3501整形电路和设置在FPGA片内的测频模块(测频模块1、测频模块2)、脉冲测量模块(脉冲测量模块1、脉冲测量模块2)、异或门及MCU。

待测正弦波信号，经过整形电路触发整形，形成同频率方波信号，进入测频模块1，从而测得待测正弦波的频率。待测矩形波1分三路，分别进入测频模块2、脉冲测量模块1和异或门。待测矩形波2与待测矩形波1的一路分信号进入异或门，异或门输出端连接到脉冲测量模块2。

本发明测量系统包括三个信号输入通道：正弦波信号通道、矩形波信号1通道和矩形波信号2通道。测量时，正弦波从正弦波信号通道进入；测量矩形波信号的频率、周期和占空比等参数时，矩形波信号从矩形波信号1通道进入；测量两路同频矩形波信号的时间间隔时，两路信号分别从矩形波信号1通道和矩形波信号2通道进入。

对上述各模块的具体描述如下：

TLV3501整形电路，待测的正弦波形，进入如图2所示的滞回比较器电路经过触发整形，形成同频方波。比较器TLV3501的供电方式为+5V单电压供电，所以该电路的窗口电压，相比过零比较器方案，可有效避免一部分地上信号干扰。

FPGA片内单片机，指的是在FPGA内部利用逻辑单元搭建的NiosⅡ嵌入式处理器。该片内处理器是ALTERA公司推出的采用哈佛结构、具有32位指令集的第二代片上可编程的软核处理器。

所述的测频模块，采用等精度测量法，参见图3，主要由D触发器和两个带使能端的计数器(计数器1和计数器2)组成。D触发器的d端连接闸门信号，clk端连接待测信号，D触发器的输出端连接到计数器1和计数器2的使能端上。根据D触发器的输出特性可知，在闸门信号拉高后，待测信号的第一个上升沿到来时，q端才开始输出高电平，使能两个计数器。D触发器的应用可确保计数器在待测信号的第一个上升沿到来时才开始工作，避免了对被测信号计数时产生±1的误差，有效提高了系统精度，最低测量频率可达到1Hz。计数器开始工作后，在闸门时间内同时对待测信号和标准信号(即时钟信号)进行计数，时钟信号计数值N₁除以待测信号计数值N₂乘上时钟周期T_时钟即为待测信号周期T，对周期求倒数即为待测信号的频率f，即

$f=\frac{1}{T}$

所述的脉冲测量模块，与测频模块类似，参见图4，测频模块中的计数器1只有一个使能端，而脉冲测量模块的计数器3在测频模块计数器1ENA使能端的基础上又增加了一个使能端ENB。脉冲测量模块中，待测信号与计数器3的使能端ENB相连，使得计数器3必须在待测信号处于高电平的情况下才能正常工作，从而可以测量待测信号的脉冲宽度。同样，D触发器的应用可确保计数器在待测信号的第一个上升沿到来时才开始工作，避免了对被测信号计数时产生±1的误差，有效提高了系统精度。计数器开始工作后，在闸门时间内同时对待测信号和标准信号(即时钟信号)进行计数，时钟信号计数值N₃除以待测信号计数值N₄乘上时钟周期T_时钟即为待测信号脉冲宽度T_脉冲宽度，即

数字频率计工作时，图1中各个模块均处于工作状态，系统根据测量模式，自动读取相应模块的参数，以计算测量结果，下面根据各个测量功能，说明系统如何基于测频模块和脉冲测量模块的参数，计算测量结果。

频率测量功能，参见图5所示，包括正弦波频率测量和矩形波频率测量两个部分。测量正弦波频率时，正弦波信号首先触发整形形成矩形波信号，然后输出给测频模块1，得到频率参数。待测矩形波从矩形波1通道进入系统，矩形波频率测量可直接将矩形波输出给测频模块2，得到频率参数。

矩形波占空比测量模块，参见图6所示，待测矩形波信号，从矩形波信号1通道进入系统，分两路分别进入测频模块2和脉冲测量模块1，分别测得矩形波信号1的周期T和脉冲周期T_脉冲周期，则

矩形波时间间隔、相位差测量模块，参见图7所示，两路同频矩形波信号分别从矩形波信号1通道和矩形波信号2通道进入系统。矩形波信号1分两路，一路直接进入测频模块2，得到待测信号的频率f，另一路和矩形波信号2进入异或门，异或门连接到脉冲测量模块2，测到正脉冲周期宽度T_{异或正脉冲}，此参数即为两路矩形波信号的时间间隔，再根据待测信号的频率，可以求的信号的相位差。

以上显示和描述了本发明的基本原理和主要特征和本发明的优点。本行业的技术人员应该了解，本发明不受上述实施例的限制，上述实施例和说明书中描述的只是说明本发明的原理，在不脱离本发明精神和范围的前提下，本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明范围内。本发明要求保护范围由所附的权利要求书及其等效物界定。

Claims (6)

1.一种基于FPGA的频率测量装置，其特征在于，包括整形电路和设置在FPGA内部的第一测频模块、第二测频模块、第一脉冲测量模块、异或门、与异或门输出端相连接的第二脉冲测量模块及MCU；

所述第一测频模块与整形电路输出端相连接，所述第一测频模块、第二测频模块、第一脉冲测量模块和第二脉冲测量模块的输出端均与MCU的输入端相连接；

待测正弦波信号，经过所述整形电路触发整形，形成同频率方波信号，并进入所述第一测频模块，从而测得待测正弦波的频率；

待测第一矩形波信号分成三路信号，分别进入所述第二测频模块、第一脉冲测量模块和异或门；进入所述第二测频模块时，用于测量第一矩形波信号的待测信号频率f及待测信号周期T，进入所述第一脉冲测量模块时用于测量第一矩形波信号的占空比；

待测第二矩形波信号与待测第一矩形波信号的一路分信号进入所述异或门，用于测量待测第一矩形波信号与待测第二矩形波信号的时间间隔，并结合第二测频模块测得的待测信号频率f，即可计算出待测第一矩形波信号与待测第二矩形波信号的相位差，其中，所述待测第二矩形波信号的频率与待测第一矩形波信号的频率相同。

2.根据权利要求1所述的基于FPGA的频率测量装置，其特征在于，所述整形电路具体采用的是TLV3501整形电路。

3.根据权利要求2所述的基于FPGA的频率测量装置，其特征在于，所述TLV3501整形电路包括滞回比较器电路，所述滞回比较器电路的供电方式为+5V单电压供电，其窗口电压为 $5000\×\frac{100}{100+5100}\≈96mV.$

4.根据权利要求1所述的基于FPGA的频率测量装置，其特征在于，所述第一测频模块及第二测频模块均包括D触发器和带使能端ENA的第一计数器及第二计数器；所述D触发器的q端连接到第一计数器及第二计数器的使能端ENA上，所述D触发器的d端连接闸门信号，clk端连接待测信号；根据D触发器的输出特性可知，在闸门信号拉高后，待测信号的第一个上升沿到来时，q端才开始输出高电平，使能第一计数器、第二计数器；所述第一计数器、第二计数器开始工作后，在闸门时间内同时对待测信号和时钟信号进行计数，时钟信号计数值N₁除以待测信号计数值N₂乘上时钟周期T_时钟即为待测信号周期T，对待测信号周期T求倒数即为待测信号的频率f。

5.根据权利要求1所述的基于FPGA的频率测量装置，其特征在于，所述第一脉冲测量模块及第二脉冲测量模块均包括D触发器、带使能端ENA及ENB的第三计数器和带使能端ENA的第二计数器；所述D触发器的q端连接到第一计数器及第二计数器的使能端ENA上，所述D触发器的d端连接闸门信号，clk端连接待测信号，待测信号还与第三计数器的使能端ENB相连接，使得第三计数器必须在待测信号处于高电平的情况下才能正常工作，从而可以测量待测信号的脉冲宽度；第三计数器及第四计数器开始工作后，在闸门时间内同时对待测信号和时钟信号进行计数，时钟信号计数值N₃除以待测信号计数值N₄乘上时钟周期T_时钟即为待测信号脉冲宽度T_脉冲宽度；将待测信号脉冲宽度T_脉冲宽度除以待测信号周期T再乘以100％即为矩形波信号的占空比。

6.根据权利要求1所述的基于FPGA的频率测量装置，其特征在于，测量待测第一矩形波信号与待测第二矩形波信号的时间间隔和相位差时，待测第一矩形波信号分成两路，一路直接进入第二测频模块，得到待测信号的频率f，另一路和第二矩形波信号进入异或门，所述异或门连接到第二脉冲测量模块，测到正脉冲周期宽度T_{异或正脉冲}，T_{异或正脉冲}即为待测第一矩形波信号与待测第二矩形波信号的时间间隔，将时间间隔乘以第二测频模块测得的待测信号频率f再乘以360°即可求到两路信号的相位差。