CN111007324A - 一种窄脉宽和周期的检测系统及方法 - Google Patents
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Abstract
本发明公开了一种窄脉宽和周期的检测系统及方法，系统包括：检波模块，用于对待检测的脉冲信号进行处理，输出一幅度变化的周期信号至比较模块中；比较模块，用于将检波器输出的幅度变化的周期信号进行处理，输出一设定脉冲信号幅度至FPGA模块中；FPGA模块，用于计算出输入信号的脉宽t1和脉冲周期t，实时更新脉宽t1和脉冲周期t，并将最新的脉宽t1和脉冲周期t发送至单片机模块中；单片机模块，用于按照一预设周期读取FPGA模块中最新的脉宽t1和脉冲周期t，当发现脉宽t1＞Wd或t1/t＞Du时，单片机模块关闭功放并发出告警信息，其中Wd为预设的最大脉宽，Du为预设的最大占空比。本发明可以实现窄脉宽和周期的有效、精确检测。
Description
技术领域
本发明涉及功率控制技术领域，更具体地说，特别涉及一种对输入脉冲信号的窄脉宽和周期的检测系统及检测方法。
背景技术
功率放大器中外部输入的脉冲信号的脉宽最小能达到20ns，对于脉冲的占空比在脉宽较小时也很难检测准确。一般的单片机主频达到50MHz，但在处理上述脉冲时，还是比较有难度，目前还没有
发明内容
本发明的目的在于提供一种窄脉宽和周期的检测系统，以解决现有技术所存在的问题。
为了达到上述目的，本发明采用的技术方案如下：
一种窄脉宽和周期的检测系统，包括以下模块：
检波模块，用于对待检测的脉冲信号进行处理，输出一幅度变化的周期信号至比较模块中；
比较模块，用于将检波器输出的幅度变化的周期信号进行处理，输出一设定脉冲信号幅度至FPGA模块中；
FPGA模块，用于计算出输入信号的脉宽t1和脉冲周期t，实时更新脉宽t1和脉冲周期t，并将最新的脉宽t1和脉冲周期t发送至单片机模块中；
单片机模块，用于按照一预设周期读取FPGA模块中最新的脉宽t1和脉冲周期t，当发现脉宽t1＞Wd或t1/t＞Du时，单片机模块关闭功放并发出告警信息，其中Wd为预设的最大脉宽，Du为预设的最大占空比。
进一步地，所述FPGA模块和单片机模块之间采用SPI接口通信。
进一步地，所述比较模块输出的脉冲信号幅度为5v。
进一步地，所述单片机模块按照每100ms的预设周期读取FPGA模块中最新的脉宽t1和脉冲周期t。
本发明还公开一种窄脉宽和周期的检测方法，包括以下步骤：
S1、检波模块对待检测的脉冲信号进行处理，以输出一幅度变化的周期信号至比较模块中；
S2、比较模块用于将检波器输出的幅度变化的周期信号进行处理，输出一设定脉冲信号幅度至FPGA模块中；
S3、FPGA模块计算出输入信号的脉宽t1和脉冲周期t，实时更新脉宽t1和脉冲周期t，并将最新的脉宽t1和脉冲周期t发送至单片机模块中；
S4、单片机模块，用于按照一预设周期读取FPGA模块中最新的脉宽t1和脉冲周期t，当发现脉宽t1＞Wd或t1/t＞Du时，单片机模块关闭功放并发出告警信息，其中Wd为预设的最大脉宽，Du为预设的最大占空比。
进一步地，所述步骤S3具体包括以下步骤：
S31、FPGA模块实时捕捉输入信号是否为系统时钟的上升沿，如是执行步骤S32，否则继续捕捉系统时钟的上升沿；
S32、判断是否为脉冲信号的上升沿，如是执行步骤S33，否则执行步骤S31；
S33、计算系统时钟的个数；
S34、判断是否为脉冲信号时钟的下降沿，如是执行步骤S35，否则执行步骤S32；
S35、由计算系统时钟的个数，计算出脉冲信号的脉宽t1和脉冲周期t。
进一步地，所述步骤S4具体包括以下步骤：
S41、每100ms读取一次FPGA模块中的数据，得到脉宽t1和脉冲周期t；
S42、判断脉宽t1是否大于一预设的最大脉宽值Wd，如是则执行步骤S44，否则执行步骤S43；
S43、判断占空比t1/t是否大于一预设定的最大占空比Du，如是则执行步骤S44，否则执行步骤S41；
S44、单片机模块关闭功放并发出告警信息。
与现有技术相比，本发明的优点在于：本发明使用FPGA模块进行脉冲的脉宽和周期的采集，为了降低FPGA在计算方面的内存消耗，FPGA把采集的数据通过SPI接口送给单片机模块，由单片机模块进行对脉冲的脉宽和占空比的处理，在脉冲的脉宽和占空比超过额定值时产生告警处理，可以实现窄脉宽和周期的有效、精确检测。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明的窄脉宽和周期的检测系统的原理图。
图2是本发明中FPGA模块和单片机模块之间的通信时序图。
图3中3a是电源模块中12V转5V的电路图，3b是电源模块中5V转2.5V的电路图、3c是电源模块中5V转3.3V的电路图和3d是电源模块中3.3V转1.2V的电路图。
图4是本发明中FPGA模块的电路图。
图5是本发明中RS232通信模块的电路图。
图6是本发明中窄脉宽和周期的检测的流程图。
图7是本发明中FPGA模块内部的处理流程图。
图8是本发明中单片机模块内部的处理流程图。
具体实施方式
下面结合附图对本发明的优选实施例进行详细阐述，以使本发明的优点和特征能更易于被本领域技术人员理解，从而对本发明的保护范围做出更为清楚明确的界定。
参阅图1所示，本发明提供一种窄脉宽和周期的检测系统，包括以下模块：检波模块，用于对待检测的脉冲信号进行处理，输出一幅度变化的周期信号至比较模块中；比较模块，用于将检波器输出的幅度变化的周期信号进行处理，输出一设定脉冲信号幅度至FPGA模块中；FPGA模块，用于计算出输入信号的脉宽t1和脉冲周期t，实时更新脉宽t1和脉冲周期t，并将最新的脉宽t1和脉冲周期t发送至单片机模块中；单片机模块，用于按照一预设周期读取FPGA模块中最新的脉宽t1和脉冲周期t，当发现脉宽t1＞Wd或t1/t＞Du时，单片机模块关闭功放并发出告警信息，其中Wd为预设的最大脉宽，Du为预设的最大占空比。
参阅图3a、3b、3c和3d所示，为本发明的比较模块电路图，所述的比较模块输出的脉冲信号幅度为5v。在比较模块的地方设置一个电压阈值，能被检出的最小幅度脉冲信号由阈值的大小决定。
参阅图4所示，在单片机模块的程序中需要周期性的读取FPGA模块的脉冲信号脉宽和周期，采集的周期不能太长，否则就不能实时监控过脉宽和超占空比的状况，导致功放损坏。本实施例中所述的单片机模块按照每100ms的预设周期读取FPGA模块中最新的脉宽t1和脉冲周期t。
参阅图5所示，所述的FPGA模块和单片机模块之间采用SPI接口通信，两者之间的通信时序如图2所示，其中，SPCK：总线时钟，MOSI：主出从进，MISO：主进从出，NSS：片选信号。
主频晶振必须在50MHz以上，每次在上升沿捕获数据的时候要同步处理：外部脉冲信号的上升沿、下降沿、SPI接口数据的状态。对于脉冲信号变成持续的高电平状态必须做特殊处理：当单片机获取当前脉冲的周期和脉宽时，周期值为0xffffff，占空比为0。
参阅图6所示，本发明还公开一种窄脉宽和周期的检测方法，包括以下步骤：
S1、检波模块对待检测的脉冲信号进行处理，以输出一幅度变化的周期信号至比较模块中；
S2、比较模块用于将检波器输出的幅度变化的周期信号进行处理，输出一设定脉冲信号幅度至FPGA模块中；
S3、FPGA模块计算出输入信号的脉宽t1和脉冲周期t，实时更新脉宽t1和脉冲周期t，并将最新的脉宽t1和脉冲周期t发送至单片机模块中；
S4、单片机模块，用于按照一预设周期读取FPGA模块中最新的脉宽t1和脉冲周期t，当发现脉宽t1＞Wd或t1/t＞Du时，单片机模块关闭功放并发出告警信息，其中Wd为预设的最大脉宽，Du为预设的最大占空比。
参阅图7所示，所述的步骤S3具体包括以下步骤：
S31、FPGA模块实时捕捉输入信号是否为系统时钟的上升沿，如是执行步骤S32，否则继续捕捉系统时钟的上升沿；
S32、判断是否为脉冲信号的上升沿，如是执行步骤S33，否则执行步骤S31；
S33、计算系统时钟的个数；
S34、判断是否为脉冲信号时钟的下降沿，如是执行步骤S35，否则执行步骤S32；
S35、由计算系统时钟的个数，计算出脉冲信号的脉宽t1和脉冲周期t。
参阅图8所示，所述的步骤S4具体包括以下步骤：
S41、每100ms读取一次FPGA模块中的数据，得到脉宽t1和脉冲周期t；
S42、判断脉宽t1是否大于一预设的最大脉宽值Wd，如是则执行步骤S44，否则执行步骤S43；
S43、判断占空比t1/t是否大于一预设定的最大占空比Du，如是则执行步骤S44，否则执行步骤S41；
S44、单片机模块关闭功放并发出告警信息。
本发明使用FPGA模块进行脉冲的脉宽和周期的采集，为了降低FPGA模块在计算方面的内存消耗，FPGA模块把采集的数据通过SPI接口送给单片机模块，由单片机模块进行对脉冲的脉宽和占空比的处理，在脉冲的脉宽和占空比超过额定值时产生告警处理。对于检波模块的要求，检波模块的输出信号的上升沿河下降沿尽可能的小，这样脉宽检测的精度就越高。
虽然结合附图描述了本发明的实施方式，但是专利所有者可以在所附权利要求的范围之内做出各种变形或修改，只要不超过本发明的权利要求所描述的保护范围，都应当在本发明的保护范围之内。
Claims (7)
1.一种窄脉宽和周期的检测系统，其特征在于，包括以下模块：
检波模块，用于对待检测的脉冲信号进行处理，输出一幅度变化的周期信号至比较模块中；
比较模块，用于将检波器输出的幅度变化的周期信号进行处理，输出一设定脉冲信号幅度至FPGA模块中；
FPGA模块，用于计算出输入信号的脉宽t1和脉冲周期t，实时更新脉宽t1和脉冲周期t，并将最新的脉宽t1和脉冲周期t发送至单片机模块中；
单片机模块，用于按照一预设周期读取FPGA模块中最新的脉宽t1和脉冲周期t，当发现脉宽t1＞Wd或t1/t＞Du时，单片机模块关闭功放并发出告警信息，其中Wd为预设的最大脉宽，Du为预设的最大占空比。
2.根据权利要求1所述的窄脉宽和周期的检测系统，其特征在于：所述FPGA模块和单片机模块之间采用SPI接口通信。
3.根据权利要求1所述的窄脉宽和周期的检测系统，其特征在于：所述比较模块输出的脉冲信号幅度为5v。
4.根据权利要求1所述的窄脉宽和周期的检测系统，其特征在于：所述单片机模块按照每100ms的预设周期读取FPGA模块中最新的脉宽t1和脉冲周期t。
5.一种窄脉宽和周期的检测方法，其特征在于，包括以下步骤：
S1、检波模块对待检测的脉冲信号进行处理，以输出一幅度变化的周期信号至比较模块中；
S2、比较模块用于将检波器输出的幅度变化的周期信号进行处理，输出一设定脉冲信号幅度至FPGA模块中；
S3、FPGA模块计算出输入信号的脉宽t1和脉冲周期t，实时更新脉宽t1和脉冲周期t，并将最新的脉宽t1和脉冲周期t发送至单片机模块中；
S4、单片机模块，用于按照一预设周期读取FPGA模块中最新的脉宽t1和脉冲周期t，当发现脉宽t1＞Wd或t1/t＞Du时，单片机模块关闭功放并发出告警信息，其中Wd为预设的最大脉宽，Du为预设的最大占空比。
6.根据权利要求5所述的窄脉宽和周期的检测方法，其特征在于，所述步骤S3具体包括以下步骤：
S31、FPGA模块实时捕捉输入信号是否为系统时钟的上升沿，如是执行步骤S32，否则继续捕捉系统时钟的上升沿；
S32、判断是否为脉冲信号的上升沿，如是执行步骤S33，否则执行步骤S31；
S33、计算系统时钟的个数；
S34、判断是否为脉冲信号时钟的下降沿，如是执行步骤S35，否则执行步骤S32；
S35、由计算系统时钟的个数，计算出脉冲信号的脉宽t1和脉冲周期t。
7.根据权利要求5所述的窄脉宽和周期的检测方法，其特征在于，所述步骤S4具体包括以下步骤：
S41、每100ms读取一次FPGA模块中的数据，得到脉宽t1和脉冲周期t；
S42、判断脉宽t1是否大于一预设的最大脉宽值Wd，如是则执行步骤S44，否则执行步骤S43；
S43、判断占空比t1/t是否大于一预设定的最大占空比Du，如是则执行步骤S44，否则执行步骤S41；
S44、单片机模块关闭功放并发出告警信息。
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