CN105406838B - 数字倍频电路及修正时钟占空比的方法 - Google Patents

Abstract

本发明公开了数字倍频电路及修正时钟占空比的方法，数字倍频电路，包括延迟电路、边沿检测对齐电路、占空比修正电路、复位信号生成电路和时钟产生电路；其特征在于：延迟电路包括第一延迟序列、第二延迟序列、第三延迟序列和第四延迟序列，每个延迟序列均受边沿对齐电路输出的同一个延迟控制参数的控制；边沿检测对齐电路接收第四延迟序列输出的信号，同时接收与基准时钟同相位的信号，并将二个信号进行相位比较，输出延迟控制参数到四个延迟序列；占空比修正电路接收时钟产生电路输出的时钟信号，同时接收第一延迟序列输出的信号，生成倍频时钟信号；本发明电路稳定可靠，具有面积小，可移植性好等优点，可广泛应用在通讯等领域。

Description

数字倍频电路及修正时钟占空比的方法

技术领域

本发明涉及倍频电路，具体涉及数字倍频电路及修正时钟占空比的方法。

背景技术

结构简单具有面积优势，高准确度的数字倍频电路在数字电路中，应用非常普遍。在一些通信器件中，如RFID、手持移动终端，对小面积、低功耗、低温度灵敏度的数字倍频器提出了需求。

传统的倍频电路通常使用锁相环提供，然而在系统没有采用锁相环的场合，单独为电路提供一个倍频时钟而引入锁相环，显然会增大面积成本。而在纯数字电路应用场合，这显然也会增加系统的复杂度。

采用反向器对的基本延迟单元，可以在不影响时钟波形的情况下对其进行平移，误差仅仅受到器件延时精度的限制。但对于占空比非50％的输入时钟，则需要进行特殊处理，否则输出倍频时钟将会表现出明显的抖动。

发明内容

本发明所要解决的技术问题是提供数字倍频电路及数字倍频电路修正时钟占空比的方法，保证输入基准时钟占空比不为50％的情况下，产生无明显抖动的倍频时钟。

为了解决上述技术问题，本发明的第一个技术方案是：一种数字倍频电路，包括延迟电路、边沿检测对齐电路、占空比修正电路、复位信号生成电路和时钟产生电路；其特点是：

延迟电路包括第一延迟序列、第二延迟序列、第三延迟序列和第四延迟序列，每个延迟序列均受边沿检测对齐电路输出的同一个延迟控制参数的控制；以保证每个延迟序列均延迟相同的相位。

时钟产生电路接收外部输入时钟信号，产生与外部输入时钟信号同频率的基准时钟信号，输出到第一延迟序列、边沿检测对齐电路和占空比修正电路；并且时钟产生电路还接收复位信号生成电路输出的复位信号，以调整基准时钟信号的占空比；

第一延迟序列接收时钟产生电路输出的基准时钟信号，对收到的信号延迟设定周期后输出到第二延迟序列和占空比修正电路；

第二延迟序列接收第一延迟序列输出的信号，对收到的信号延迟设定周期后输出到第三延迟序列和复位信号生成电路；

第三延迟序列接收第二延迟序列输出的信号，对收到的信号延迟设定周期后输出到第四延迟序列；

第四延迟序列接收第三延迟序列输出的信号，对收到的信号延迟设定时间后输出到边沿检测对齐电路；当第二延迟序列输出的信号比基准时钟信号延迟半个周期时，第四延迟序列输出的信号比基准时钟信号延迟一个周期；

边沿检测对齐电路接收第四延迟序列输出的信号，同时接收时钟产生电路输出的基准时钟信号，将这二个信号进行相位比较，输出延迟控制参数到四个延迟序列；

复位信号生成电路接收第二延迟序列输出的信号，生成复位信号输出到时钟产生电路；以对时钟产生电路输出的时钟信号进行修正，当第二延迟序列输出的信号比基准时钟信号延迟半个周期时，产生的复位信号使时钟产生电路输出占空比为50％的时钟信号；

占空比修正电路接收时钟产生电路输出的时钟信号，同时接收第一延迟序列输出的信号，进行处理后，输出倍频时钟信号，以防止输出时钟抖动。

本发明通过边沿检测对齐电路检查输入时钟边沿与第四延迟序列输出时钟边沿的相位，当第四延时序列输出时钟与基准时钟边沿对齐时，可以保证每个延时序列延时90°相位，此时第二延时序列输出的信号正好处在基准时钟信号半个周期位置。再通过将基准时钟信号与第二延迟序列输出时钟信号进行逻辑运算，可获得占空比为50％的标准时钟。为了获得倍频时钟，需要将基准时钟与第一延迟序列输出的90°延时信号进行异或操作，为防止输出时钟抖动，90°延时信号必须采用占空比为50％的时钟。本发明通过一系列逻辑运算，巧妙地复用了四个必须的延时序列，构造了与基准时钟同频的占空比为50％的时钟，从而避免了因占空比造成的倍频时钟抖动。

根据本发明所述的数字倍频电路的优选方案，每个延迟序列均包括n个延迟单元和一个选择器，n取正整数；n个延迟单元串联连接，且每个延迟单元均输出信号到选择器；选择器受边沿检测对齐电路输出的延迟控制参数的控制，对收到的信号进行选择后输出。

根据本发明所述的数字倍频电路的优选方案，每个延迟单元由2个反向器串联构成。

本发明的第二个技术方案是：一种数字倍频电路修正时钟占空比的方法，包括如下步骤：

(一)、判断第四延迟序列输出信号比时钟产生电路输出的基准时钟信号延迟是否超过了一个时钟周期，如果没有超过一个时钟周期，调整延迟控制参数，使第四延迟序列输出信号比基准时钟信号延迟大于一个时钟周期；

(二)当检测到第四延迟序列输出信号比时钟产生电路输出的基准时钟信号延迟超过了一个时钟周期，调整延迟控制参数，使第四延迟序列输出信号延迟时间减小，即使第四延迟序列输出信号的上升沿向基准时钟信号在下一个时钟周期的上升沿逼近；

(三)、判断第四延迟序列输出信号的上升沿与基准时钟信号在下一个时钟周期的上升沿是否无相位差，当第一次检测不到第四延迟序列输出信号上升沿与基准时钟信号在下一个时钟周期的上升沿存在相位差异时，记录延迟参数，标记盲区顶部；继续调整延迟控制参数，使第四延迟序列输出信号的上升沿再次向基准时钟信号在下一个时钟周期的上升沿靠近并越过；当再次检测到第四延迟序列输出信号上升沿与基准时钟信号在下一个时钟周期的上升沿存在相位差异时，记录延迟参数，标记盲区底部；

(四)根据盲区顶部与盲区底部的差值计算出盲区中心点的位置，调整延迟控制参数，使第四延迟序列输出信号的上升沿处于该中心点这一位置。

该方法解决了寻找上升沿检测盲区中心点的问题，可以消除数字电路器件精度带来的误差，能够获得数字电路条件下的最大精度。

根据本发明所述的数字倍频电路修正时钟占空比的方法的优选方案，每个延迟序列均包括n个延迟单元和一个选择器，n取正整数；n个延迟单元串联连接，且每个延迟单元均输出信号到选择器；选择器受边沿检测对齐电路输出的延迟控制参数的控制，对收到的信号进行选择后输出。

根据本发明所述的数字倍频电路修正时钟占空比的方法的优选方案，每个延迟单元由2个反向器串联构成。

本发明所述的数字倍频电路及修正时钟占空比的方法的有益效果是：通过边沿检测电路对时钟及其延时输出进行对齐，从而获取间隔为90°的一系列输出时钟；同时用延时半个周期的输出对基准时钟进行修正，获得50％占空比的时钟信号，避免了因占空比误差而造成的输出时钟抖动，输出误差仅由器件延时精度影响；本发明通过对延时序列进行复用，简化了结构，解决了寻找上升沿检测盲区中心点的问题，可以消除数字电路器件精度带来的误差，能够获得数字电路条件下的最大精度；发明电路稳定可靠，具有面积小，可移植性好，适用范围广泛等优点，可广泛应用在通讯等领域。

附图说明

图1是本发明所述的数字倍频电路的原理框图。

图2是延时序列的原理框图。

图3是本发明所述的修正时钟占空比的方法的流程图。

图4是启动过程中，边沿检测对齐的逼近过程。

图5是50％占空比新时钟产生过程。

图6是倍频时钟产生过程。

具体实施方式

参见图1，一种数字倍频电路，包括延迟电路1、边沿检测对齐电路2、占空比修正电路3、复位信号生成电路4和时钟产生电路5；

延迟电路1包括第一延迟序列11、第二延迟序列12、第三延迟序列13和第四延迟序列14，每个延迟序列均受边沿检测对齐电路2输出的同一个延迟控制参数的控制；以保证它们的延迟相位是相同的；时钟产生电路5由寄存器构成，通过寄存器的Q端输出新生成信号clk，此信号通过四个延时序列延时，且延时序列根据延迟控制参数选择时钟输出相位，该延迟控制参数由边沿检测对齐电路2输出，四个序列使用同一参数以保证每个序列的延迟相同，最终达到90°相移的效果。

时钟产生电路5接收基准时钟信号，产生与基准时钟同相位的时钟信号clk，输出到第一延迟序列、边沿检测对齐电路2和占空比修正电路3；并且时钟产生电路5还接收复位信号生成电路4输出的复位信号，以调整基准时钟信号的占空比；

第一延迟序列11接收时钟产生电路5输出的信号，对收到的信号延迟设定周期后，第一延迟序列输出clk_d1到第二延迟序列和占空比修正电路3；

第二延迟序列12接收第一延迟序列输出的信号，对收到的信号延迟设定周期后，第二延迟序列输出clk_d2到第三延迟序列和复位信号生成电路4；

第三延迟序列13接收第二延迟序列输出的信号，对收到的信号延迟设定周期后，第三延迟序列输出clk_d3到第四延迟序列；

第四延迟序列14接收第三延迟序列输出的信号，对收到的信号延迟设定周期后，第四延迟序列输出clk_d4到边沿检测对齐电路2；当第二延迟序列输出的信号比基准时钟信号延迟半个周期时，第四延迟序列14输出的信号比基准时钟信号延迟一个周期；

边沿检测对齐电路2接收第四延迟序列输出的信号，同时接收时钟产生电路5输出的基准时钟信号clk，并将这二个信号进行相位比较，输出同一个延迟控制参数到第一延迟序列11、第二延迟序列12、第三延迟序列13和第四延迟序列14；

复位信号生成电路4接收第二延迟序列输出的信号，生成复位信号输出到时钟产生电路5；当第二延迟序列输出的信号比基准时钟信号延迟半个周期时，产生的复位信号使时钟产生电路5输出占空比为50％的时钟信号；利用clk_d2生成clk的复位信号，由此调整clk的占空比达到50％。

占空比修正电路3接收时钟产生电路5输出的时钟信号，同时接收第一延迟序列输出的信号，生成倍频时钟信号输出，能够防止输出时钟抖动。

参见图2，在具体实施例中，每个延迟序列均包括n个延迟单元和一个选择器，n取正整数；n个延迟单元串联连接，且每个延迟单元均输出信号到选择器；选择器受边沿检测对齐电路2输出的延迟控制参数的控制，对收到的信号进行选择后输出；n根据电路精度确定，n值越大，电路精度越高。每个延迟单元可由2个反向器串联构成。

参见图3和图4，对上述数字倍频电路进行修正时钟占空比的方法，包括如下步骤：

一、判断第四延迟序列14输出信号clk_d4比时钟产生电路5输出的基准时钟信号clk延迟是否超过了一个时钟周期，如果没有超过一个时钟周期，使用大步长方式，增大延迟控制参数，使第四延迟序列14输出信号clk_d4比基准时钟信号clk延迟大于一个时钟周期；即使第四延迟序列14输出信号clk_d4的上升沿向基准时钟信号clk在下一个时钟周期的上升沿快速逼近并超过；

二当检测到第四延迟序列14输出信号clk_d4比时钟产生电路5输出的基准时钟信号clk延迟超过了一个时钟周期，即第四延迟序列14输出信号clk_d4的上升沿比基准时钟信号clk在下一个时钟周期的上升沿延后，采用微调的方式，减小延迟控制参数，使第四延迟序列14输出信号clk_d4延迟时间减小，即使第四延迟序列14输出信号clk_d4的上升沿向基准时钟信号clk在下一个时钟周期的上升沿逼近；

三、判断第四延迟序列14输出信号clk_d4是否比基准时钟信号clk只延迟一个周期，即判断第四延迟序列14输出信号clk_d4的上升沿与基准时钟信号clk在下一个时钟周期的上升沿是否无相位差，由于数字电路精度原因，当第一次检测不到第四延迟序列14输出信号clk_d4上升沿与基准时钟信号clk在下一个时钟周期的上升沿存在相位差异时，记录延迟参数，标记盲区顶部；继续调整延迟控制参数，再次使第四延迟序列14输出信号clk_d4的延迟时间减小，即使第四延迟序列14输出信号clk_d4的上升沿再次向基准时钟信号clk在下一个时钟周期的上升沿靠近并越过；当再次检测到第四延迟序列14输出信号clk_d4上升沿与基准时钟信号clk在下一个时钟周期的上升沿存在边沿差异时，记录延迟参数，标记盲区底部；

四根据盲区顶部与盲区底部的差值计算出盲区中心点的位置，调整延迟控制参数，使第四延迟序列14在某一时刻输出信号clk_d4的上升沿处于这一位置。

本发明在时钟边沿对齐检测算法上，采用分阶段逼近，平均估值的方式。首先以大步长靠近目标边沿并超越，其次微调延迟参数，减少延迟时间以获得检测盲区顶的位置，再次继续减少参数，直到检测出边沿差异，此时获得盲区底部位置，将两者平均，估算检测盲区的中心点位置，以此排除由于器件精度原因带来的检测盲区对边沿对齐的影响，后者是造成倍频时钟抖动的重要原因。

本发明的工作原理如图4至图6所示，虚线框内表示检测盲区，即由于器件精度原因，在此范围内，边沿检测对齐电路2无法判断基准时钟和延迟输出之间的差异，若最终延迟时钟边沿无法落在中心点Z位置，则倍频时钟必然会有明显的抖动。因此在时钟边沿检测上，采用分阶段逼近，平均估值获取中心点的算法。在①阶段，以大步长增加延迟参数，使第四延迟序列14输出信号clk_d4的上升沿向基准时钟信号clk在下一个时钟周期的上升沿快速逼近并超过，以获得快速逼近的效果。当边沿检测对齐电路2检测到clk_d4比基准时钟信号clk在下一个时钟周期的上升沿延后，进入②阶段。微调参数，逐渐减少延迟，向盲区接近。当边沿检测对齐电路2无法检测出这两个时钟之间的差异时，表示clk_d4已经进入盲区，于是获得盲区顶部的信息，此时进入③阶段。继续微调参数，减少延迟参数，当边沿检测对齐电路2再次分辨出时钟上升沿之间的差异时，表示clk_d4跨出盲区，于是获得盲区底部的信息，进入④阶段。在第④阶段，将盲区两端的数据平均，获得中心点的位置。最后的延迟效果如第⑤阶段所示，这也标志着电路进入锁定状态，其四个延迟序列的输出均为延迟90°相位。

此时，第二序列输出clk_d2比clk延迟为180°相位，采用此信号作为修正时钟信号clk的复位信号，如图5所示，由此可获得50％占空比的新时钟clk_x。此时第一延迟序列输出clk_d1与clk_x正好相差90°相位，两者异或生成倍频时钟clk_2x，如图6所示。

本发明可适用于非50％占空比的输入基准时钟，自动调节占空比，并采用一定的算法优化相位对齐，提高倍频时钟精度。可应用于纯数字电路，减省了面积，降低了系统复杂程度。本发明技术可以应用到RFID标签芯片及其它低功耗IC芯片中。

Claims (3)

1.一种数字倍频电路修正时钟占空比的方法，该数字倍频电路包括延迟电路(1)、边沿检测对齐电路(2)和时钟产生电路(5)；

延迟电路(1)包括第一延迟序列(11)、第二延迟序列(12)、第三延迟序列(13)和第四延迟序列(14)，每个延迟序列均受边沿检测对齐电路(2)输出的同一个延迟控制参数的控制；

其特征在于：包括如下步骤：

(一)、判断第四延迟序列(14)输出信号比时钟产生电路(5)输出的基准时钟信号延迟是否超过了一个时钟周期，如果没有超过一个时钟周期，调整延迟控制参数，使第四延迟序列(14)输出信号比基准时钟信号延迟大于一个时钟周期；

(二)当检测到第四延迟序列(14)输出信号比时钟产生电路(5)输出的基准时钟信号延迟超过了一个时钟周期，调整延迟控制参数，使第四延迟序列(14)输出信号延迟时间减小，即使第四延迟序列(14)输出信号的上升沿向基准时钟信号在下一个时钟周期的上升沿逼近；

(三)、判断第四延迟序列(14)输出信号的上升沿与基准时钟信号在下一个时钟周期的上升沿是否无相位差，当第一次检测不到第四延迟序列(14)输出信号上升沿与基准时钟信号在下一个时钟周期的上升沿存在相位差异时，记录延迟参数，标记盲区顶部；继续调整延迟控制参数，使第四延迟序列(14)输出信号的上升沿再次向基准时钟信号在下一个时钟周期的上升沿靠近并越过；当再次检测到第四延迟序列(14)输出信号上升沿与基准时钟信号在下一个时钟周期的上升沿存在相位差异时，记录延迟参数，标记盲区底部；

(四)根据盲区顶部与盲区底部的差值计算出盲区中心点的位置，调整延迟控制参数，使第四延迟序列(14)输出信号的上升沿处于该中心点这一位置。

2.根据权利要求1所述的一种数字倍频电路修正时钟占空比的方法，其特征在于：每个延迟序列均包括n个延迟单元和一个选择器，n取正整数；n个延迟单元串联连接，且每个延迟单元均输出信号到选择器；选择器受边沿检测对齐电路(2)输出的延迟控制参数的控制，对收到的信号进行选择后输出。

3.根据权利要求2所述的一种数字倍频电路修正时钟占空比的方法，其特征在于：每个延迟单元由2个反向器串联构成。