CN219554944U - 一种增加信号脉冲宽度的电路 - Google Patents
一种增加信号脉冲宽度的电路 Download PDFInfo
- Publication number
- CN219554944U CN219554944U CN202320286849.4U CN202320286849U CN219554944U CN 219554944 U CN219554944 U CN 219554944U CN 202320286849 U CN202320286849 U CN 202320286849U CN 219554944 U CN219554944 U CN 219554944U
- Authority
- CN
- China
- Prior art keywords
- signal
- gate
- phase difference
- data selector
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
本实用新型涉及相位侦测技术领域，具体提供了一种增加信号脉冲宽度的电路，旨在解决现有技术中信号脉冲宽度不足，导致D触发器无法正确地输出相位差信号中的脉冲的问题。在本实用新型中，第二或门接收相位差信号后输出加宽相位差信号；当数据选择器的控制端接收到加宽相位差信号的高电平时，数据选择器输出脉冲信号；当数据选择器的控制端接收到加宽相位差信号的低电平时，所述数据选择器输出返回信号。由于加宽相位差信号的高电平的时间的加长，数据选择器输出的脉冲信号和所述返回信号之间间隔变宽，使得D触发器的CLOCK信号的上升沿能够对脉冲信号的低电平进行触发，进而使得D触发器正确输出相位差信号中的脉冲。
Description
技术领域
本实用新型属于相位侦测技术领域，具体涉及一种增加信号脉冲宽度的电路。
背景技术
在时钟和数据恢复中，常常通过数字电路中输出相位差信号中的脉冲个数来计算两个时钟信号的相位差。但在现有技术中，执行相位侦测时，会遇到相位差信号的脉冲宽度不足的情况，如图2中虚线波形所示；由于相位差信号的脉冲宽度不足，D触发器的CLOCK信号的上升沿不能对所述相位差信号的低电平进行触发，如图2中数据选择器输出的虚线波形所示，所述D触发器输出的脉冲信号的高电平不能降为低电平。若所述D触发器的CLOCK信号的上升沿连续两次不能触发所述相位差信号的低电平，则D触发器输出的脉冲信号将一直持续高电平，如图2中D触发器输出的虚线波形所示，不能正确地输出相位差信号中的脉冲，从而不能正确的计算出两个时钟信号之间的相位差。
实用新型内容
本实用新型提供了一种增加信号脉冲宽度的电路，旨在解决现有技术中信号脉冲宽度不足，导致D触发器无法正确地输出相位差信号中的脉冲的问题。
为了解决上述技术问题，本实用新型所采用的技术方案为：
本实用新型提供了一种增加信号脉冲宽度的电路，包括：第一或门、数据选择器和用于加宽相位差信号的第二或门；
所述第一或门的输入端接收脉冲信号；所述第二或门的输入端接收相位差信号；所述数据选择器包括两个输入端、一个控制端和一个输出端；其中一个输入端和所述第一或门的输出端相连，且所述第一或门向所述数据选择器发送脉冲信号；另一个输入端接收返回信号；所述控制端与所述第二或门的输出端相连，且所述第二或门向所述数据选择器发送加宽相位差信号；
当所述数据选择器的控制端接收到所述第二或门输出的加宽相位差信号的高电平时，所述数据选择器输出为接收到的所述第一或门输出的脉冲信号；
当所述数据选择器的控制端接收到所述第二或门输出的加宽相位差信号的低电平时，所述数据选择器输出为所述返回信号。
进一步的方案：所述第一或门还包括另外两个输入端，且另外两个输入端均接地。
基于上述方案，所述第一或门的两个输入端均接地，防止两个输入端悬空导致两个输入端的值变为高电平，从而导致所述第一或门不能正常工作。
进一步的方案：所述脉冲信号为所述相位差信号和启动信号通过第一与门获得。
进一步的方案：所述第二或门还包括另外两个输入端，且另外两个输入端均接地。
基于上述方案，所述第二或门的两个输入端均接地，防止两个输入端悬空导致两个输入端的值变为高电平，从而导致所述第二或门不能正常工作。
进一步的方案：所述第二或门为与非门，所述相位差信号通过与非门后，输出相位差信号加宽的所述加宽相位差信号。
进一步的方案：还包括第二与门；所述第二与门包括两个输入端和一个输出端，其中一个输入端与所述数据选择器的输出端相连，另一个输入端接收启动信号；
所述第二与门的两个输入端同时到接收启动信号和接收到所述数据选择器输出脉冲信号后，由输出端输出所述脉冲信号。
基于上述方案，所述第二与门满足两个输入端分别接收所述启动信号和所述脉冲信号的条件时，所述第二与门才能正常工作，使得所述第二与门能够正确输出所述脉冲信号，而不是输出所述返回信号。
进一步的方案：还包括D触发器，所述D触发器的输入端与所述第二与门的输出端相连，且所述第二与门相所述D触发器发送所述脉冲信号；
所述数据选择器接收的所述返回信号为所述第二与门输出的所述脉冲信号通过D触发器的CLOCK信号的上升沿触发后，输出的相位差信号中的脉冲。
本实用新型的有益效果为：
在本实用新型中，所述第二或门接收所述相位差信号，使得所述第二或门输出相位差信号的高电平加宽的加宽相位差信号；所述数据选择器的控制端接收到所述第二或门输出的加宽相位差信号的高电平，使得所述数据选择器输出脉冲信号；所述数据选择器的控制端接收到所述第二或门输出的加宽相位差信号的低电平，使得所述数据选择器输出返回信号。由于所述相位差信号加宽，即所述加宽相位差信号的高电平持续时间比相位差信号的高电平持续时间长，使得所述数据选择器输出的脉冲信号和所述返回信号之间间隔变宽，进而使得所述D触发器的CLOCK信号的上升沿能够对所述脉冲信号的低电平进行触发，进而使得所述D触发器正确输出相位差信号中的脉冲，从而能够正确的计算出两个时钟信号之间的相位差。
附图说明
为了更清楚地说明本实用新型实施例的技术方案，下面将对实施例中所需要使用的附图作简要介绍，应当理解，以下附图仅示出了本实用新型的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关附图。
图1是本实用新型一种增加信号脉冲宽度的电路结构示意图；
图2是本实用新型的电路中输出的波形示意图；
图3是本实用新型中第一与门输出脉冲信号波形的示意图；
图4是本实用新型中与非门输出加宽相位差信号波形的示意图。
具体实施方式
下面将结合本实用新型实施例中附图，对本实用新型实施例中的技术方案进行清楚完整的描述。应当理解，此处所描述的具体实施例仅仅用于解释本实用新型，并不用于限定本实用新型。基于本实用新型的实施例，本领域技术人员在没有创造性劳动的前提下所获得的所有其他实施例，都属于本实用新型的保护范围。
如图1所示，本实施例提供了一种增加信号脉冲宽度的电路，包括：第一或门、数据选择器和用于加宽相位差信号的第二或门；
所述第一或门的输入端接收脉冲信号；所述第二或门的输入端接收相位差信号；所述数据选择器包括两个输入端、一个控制端和一个输出端；其中一个输入端和所述第一或门的输出端相连，且所述第一或门向所述数据选择器发送脉冲信号；另一个输入端接收返回信号；所述控制端与所述第二或门的输出端相连，且所述第二或门向所述数据选择器发送加宽相位差信号；
当所述数据选择器的控制端接收到所述第二或门输出的加宽相位差信号的高电平时，所述数据选择器输出为接收到的所述第一或门输出的脉冲信号；
当所述数据选择器的控制端接收到所述第二或门输出的加宽相位差信号的低电平时，所述数据选择器输出为所述返回信号。
具体的，如图2中的第二或门输出的虚线波形和实线波形所示，虚线波形为相位差信号，实现波形为加宽相位差信号；由于所述相位差信号通过所述第二或门后相位差信号加宽，所述第二或门输出的所述加宽相位差信号的高电平持续时间比相位差信号的高电平持续时间长，因此所述数据选择器输出的脉冲信号和所述返回信号之间间隔变宽，如图2中的数据选择器输出的虚线波形和实线波形所示。
其中，作为一种改进型方案具体为：
如图1所示，所述第一或门还包括另外两个输入端，且另外两个输入端均接地VSS。
所述脉冲信号为所述相位差信号和启动信号通过第一与门获得。
具体的，如图3所示，当第一与门接收的所述相位差信号和所述启动信号均为高电平时，所述第一与门才会输出高电平，否则第一与门输出低电平。所述第一与门输出所述脉冲信号分为两种情况；
第一种情况：所述第一与门输出的所述脉冲信号的波形与所述启动信号的波形相同；
第二种情况：所述第一与门输出的所述脉冲信号的上升沿为所述相位差信号的上升沿，所述脉冲信号的下降沿为所述启动信号的下降沿。
所述第二或门还包括另外两个输入端，且另外两个输入端均接地VSS。
所述第二或门为与非门，所述相位差信号通过与非门后，输出相位差信号加宽的所述加宽相位差信号。
具体的，所述与非门的逻辑运算规则为：当所述与非门的两个输入端均为低电平时，所述与非门输出高电平；当所述与非门的一个输入端为高电平，另一个输入端为低电平时，所述与非门输出高电平；当所述与非门的两个输入端均为高电平时，所述与非门输出低电平。所述加宽相位差信号的波形如图4所示。
本实用新型一种增加信号脉冲宽度的电路还包括第二与门；所述第二与门包括两个输入端和一个输出端，其中一个输入端与所述数据选择器的输出端相连，另一个输入端接收启动信号；
所述第二与门的两个输入端同时到接收启动信号和接收到所述数据选择器输出的脉冲信号后，由输出端输出所述脉冲信号。
具体的，所述数据选择器输出所述脉冲信号如图2中的数据选择器输出的实线波形所示。
本实用新型一种增加信号脉冲宽度的电路还包括D触发器，所述D触发器的输入端与所述第二与门的输出端相连，且所述第二与门相所述D触发器发送所述脉冲信号；
所述数据选择器接收的所述返回信号为所述第二与门输出的所述脉冲信号通过D触发器的CLOCK信号的上升沿触发后，输出相位差信号中的脉冲，如图2中D触发器输出的实线波形所示。
下面结合工作原理对本实用新型作进一步说明：
相位差信号经过所述第二或门后，所述相位差信号的宽度加宽，即所述加宽相位差信号的高电平的时间的加长。当所述数据选择器的控制端接收到所述第二或门输出的加宽相位差信号的高电平时，所述数据选择器输出脉冲信号，由于加宽相位差信号的高电平的时间的加长，所述数据选择器输出的脉冲信号的低电平的时间延长；当所述数据选择器的控制端接收到所述第二或门输出的加宽相位差信号的低电平时，使得所述数据选择器输出返回信号；使得所述数据选择器输出的脉冲信号和所述返回信号之间间隔变宽，进而使得所述D触发器的CLOCK信号的上升沿能够对所述脉冲信号的低电平进行触发，所述D触发器能够正确输出相位差信号中的脉冲。
本实用新型不局限于上述可选实施方式，在互不抵触的前提下，各方案之间可任意组合；任何人在本实用新型的启示下都可得出其他各种形式的产品，但不论在其形状或结构上作任何变化，凡是落入本实用新型权利要求界定范围内的技术方案，均落在本实用新型的保护范围之内。
Claims (7)
1.一种增加信号脉冲宽度的电路，其特征在于，包括：第一或门、数据选择器和用于加宽相位差信号的第二或门；
所述第一或门的输入端接收脉冲信号；所述第二或门的输入端接收相位差信号；所述数据选择器包括两个输入端、一个控制端和一个输出端；其中一个输入端和所述第一或门的输出端相连，且所述第一或门向所述数据选择器发送脉冲信号；另一个输入端接收返回信号；所述控制端与所述第二或门的输出端相连，且所述第二或门向所述数据选择器发送加宽相位差信号；
当所述数据选择器的控制端接收到所述第二或门输出的加宽相位差信号的高电平时，所述数据选择器输出为接收到的所述第一或门输出的脉冲信号；
当所述数据选择器的控制端接收到所述第二或门输出的加宽相位差信号的低电平时，所述数据选择器输出为所述返回信号。
2.根据权利要求1所述的一种增加信号脉冲宽度的电路，其特征在于：所述第一或门还包括另外两个输入端，且另外两个输入端均接地。
3.根据权利要求2所述的一种增加信号脉冲宽度的电路，其特征在于：所述脉冲信号为所述相位差信号和启动信号通过第一与门获得。
4.根据权利要求1所述的一种增加信号脉冲宽度的电路，其特征在于：所述第二或门还包括另外两个输入端，且另外两个输入端均接地。
5.根据权利要求4所述的一种增加信号脉冲宽度的电路，其特征在于：所述第二或门为与非门，所述相位差信号通过与非门后，输出相位差信号加宽的所述加宽相位差信号。
6.根据权利要求1所述的一种增加信号脉冲宽度的电路，其特征在于，还包括第二与门；所述第二与门包括两个输入端和一个输出端，其中一个输入端与所述数据选择器的输出端相连，另一个输入端接收启动信号；
所述第二与门的两个输入端同时到接收启动信号和接收到所述数据选择器输出的脉冲信号后，由输出端输出所述脉冲信号。
7.根据权利要求6所述的一种增加信号脉冲宽度的电路，其特征在于，还包括D触发器，所述D触发器的输入端与所述第二与门的输出端相连，且所述第二与门相所述D触发器发送所述脉冲信号；
所述数据选择器接收的所述返回信号为所述第二与门输出的所述脉冲信号通过D触发器的CLOCK信号的上升沿触发后，输出相位差信号中的脉冲。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202320286849.4U CN219554944U (zh) | 2023-02-22 | 2023-02-22 | 一种增加信号脉冲宽度的电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202320286849.4U CN219554944U (zh) | 2023-02-22 | 2023-02-22 | 一种增加信号脉冲宽度的电路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN219554944U true CN219554944U (zh) | 2023-08-18 |
Family
ID=87707562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202320286849.4U Active CN219554944U (zh) | 2023-02-22 | 2023-02-22 | 一种增加信号脉冲宽度的电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN219554944U (zh) |
-
2023
- 2023-02-22 CN CN202320286849.4U patent/CN219554944U/zh active Active
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6323706B1 (en) | Apparatus and method for edge based duty cycle conversion | |
| US4775840A (en) | Noise removing circuit | |
| KR101374916B1 (ko) | 클럭 에지 복원을 갖는 펄스 카운터 | |
| CN100359669C (zh) | 复位集成电路的方法和电路布置 | |
| US9824731B2 (en) | Data reading circuit | |
| US4636656A (en) | Circuit for selectively extending a cycle of a clock signal | |
| US4347617A (en) | Asynchronous transmission system for binary-coded information | |
| CN101694991A (zh) | 用于实现任意脉宽的异步脉冲信号同步的电路 | |
| US4786823A (en) | Noise pulse suppressing circuit in digital system | |
| CN219554944U (zh) | 一种增加信号脉冲宽度的电路 | |
| US11290096B2 (en) | System and method for adjusting cycle of a signal | |
| GB1143694A (zh) | ||
| US6531905B1 (en) | Flip-flop with metastability reduction | |
| CN217113139U (zh) | 一种芯片时钟源检测电路及基于其的芯片时钟电路 | |
| CN102118147A (zh) | 脉冲产生电路 | |
| CN105245209A (zh) | 一种延时线电路及其盲区的避开方法 | |
| CN204168276U (zh) | 延迟锁相环和占空比矫正电路结构 | |
| RU2422984C2 (ru) | Формирователь импульсов | |
| CN104320132A (zh) | 延迟锁相环和占空比矫正电路 | |
| JPH1093403A (ja) | ノイズ除去バスレシーバ | |
| CN209879362U (zh) | 一种不存在低电平交集的反向时钟发生电路 | |
| CN117579173B (zh) | 信号丢失检测电路及芯片 | |
| CN210201800U (zh) | 一种不存在高电平交集的反相检测时钟发生电路 | |
| CN213305368U (zh) | 边沿调制发射器及数字隔离器 | |
| CN110231600B (zh) | 一种脉冲整形方法及脉冲整形电路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant |