CN213305368U - 边沿调制发射器及数字隔离器 - Google Patents

Abstract

本申请提供一种边沿调制发射器及数字隔离器，涉及数字电路技术领域。边沿调制发射器的输入信号为数字信号，且上升沿和下降沿交替出现；所述边沿调制器发射器包含检测模块；所述边沿调制器在所述检测模块检测到所述输入信号的相邻的两个边沿之间的时间间隔小于预设时长时，在所述输入信号的指定边沿时刻输出第一数量的脉冲；所述边沿调制器在所述检测模块检测到所述输入信号的相邻的两个边沿之间的时间间隔大于或等于所述预设时长时，在所述输入信号的所述指定边沿时刻输出第二数量的脉冲，所述第二数量大于所述第一数量。该发射器检测到系统中出现共模噪声时，基于输入信号的数据率进行适应性的边沿调制，保证了信号输出的准确性。

Description

边沿调制发射器及数字隔离器

技术领域

本申请涉及数字电路技术领域，具体而言，涉及一种边沿调制发射器及数字隔离器。

背景技术

随着数字隔离器主要用于在具有高电压差的电路模块之间进行数字信号的传输，其工作环境存在较多的噪声干扰，特别是共模噪声(CMT，Common Mode Transient)，对于数字隔离器信号的传输可靠性构成显著的威胁。现有的基于脉冲的边沿编解码技术可以实现的抗CMT干扰范围较小，无法针对输入信号的数据率对输入信号进行针对性的、不同模式的调制，存在数字信号调制准确性较差的问题。

实用新型内容

有鉴于此，本申请实施例的目的在于提供一种边沿调制发射器及数字隔离器，以改善现有技术中存在的无法针对输入信号的数据率对输入信号进行针对性的、不同模式的调制，存在数字信号调制准确性较差的问题。

本申请实施例提供了一种边沿调制发射器，所述边沿调制发射器的输入信号为数字信号，且上升沿和下降沿交替出现；

所述边沿调制发射器包含检测模块；

所述边沿调制发射器在所述检测模块检测到所述输入信号的相邻的两个边沿之间的时间间隔小于预设时长时，在所述输入信号的指定边沿时刻输出第一数量的脉冲；

所述边沿调制发射器在所述检测模块检测到所述输入信号的相邻的两个边沿之间的时间间隔大于或等于所述预设时长时，在所述输入信号的所述指定边沿时刻输出第二数量的脉冲，所述第二数量大于所述第一数量。

在上述实现方式中，通过检测模块实现输入信号的数据率检测，在不同的数据率之下对输入信号进行不同的适应性边沿调制，从而使不同数据率的边沿调制更加准确，以提高边沿调制发射器的数据传输稳定性。

可选地，所述边沿调制发射器还包括边沿调制模块，所述检测模块包括边沿触发模块和计数模块，所述边沿触发模块和所述计数模块并联于所述边沿调制模块的输入端以及所述边沿调制发射器的信号输入端之间，所述边沿触发模块的输出端与所述计数模块的重置端连接；

所述边沿触发模块在所述输入信号的周期大于预设时长时输出第一脉冲信号，所述第一脉冲信号为所述计数模块的重置信号，所述计数模块基于所述第一脉冲信号输出表示所述检测模块检测到所述输入信号的相邻的两个边沿之间的时间间隔小于所述预设时长，所述边沿调制模块用于驱动器在所述检测模块检测到所述输入信号的相邻的两个边沿之间的时间间隔小于所述预设时长时，在所述输入信号的所述指定边沿时刻输出所述第一数量的脉冲，以及在所述检测模块检测到所述输入信号的相邻的两个边沿之间的时间间隔大于或等于所述预设时长时，在所述输入信号的所述指定边沿时刻输出所述第二数量的脉冲。

在上述实现方式中，通过边沿触发器和计时器对输入信号的数据率进行实时检测，并通过第一脉冲信号对其进行表示，从而对计数模块进行清零，以通过计数模块将输入信号的数据率传输至边沿调制模块。

可选地，所述边沿触发模块包括边沿触发器和计时器，所述边沿触发器的输入端与所述信号输入端连接，所述边沿触发器的输出端与所述计时器的重置端连接，所述计时器的输出端分别与所述计时器的重置端、所述边沿调制模块的第一输入端以及所述计数模块的重置端连接；

所述边沿触发器在检测到所述输入信号的所述指定边沿时向所述计时器传输第一重置信号以使所述计时器清零，在所述计时器的计时到达所述预设时长时通过所述计时器的输出端输出所述第一脉冲信号。

在上述实现方式中，通过边沿触发器和计时器的逻辑设置使计时器在输入信号的周期大于预设计时时长时输出脉冲信号，在输入信号的周期小于或等于预设计时时长时不输出脉冲信号，对输入信号的周期实现了阈值检测。

可选地，所述计数模块为具有溢出保护功能的异步计数器。

在上述实现方式中，通过溢出保护功能可以使计数模块的数值保持在一个固定值，以便于基于该固定值进行后续边沿调制。

可选地，所述计数模块包括第一D触发器、第二D触发器、非门以及或非门，所述第一D触发器的时钟输入端与所述信号输入端连接，所述第一D触发器的清零端和所述第二D触发器的清零端均与所述计时器的输出端连接，所述第一D触发器的D端、Q端和

端与所述非门的输入端连接，所述非门的输出端与所述或非门的第一输入端连接，所述或非门的输出端与所述第二D触发器的时钟输入端连接，所述第二D触发器的D端与所述第二触发器的

端连接，所述或非门的第二输入端以及所述第二D触发器的Q端均与所述边沿调制模块的第二输入端连接。

在上述实现方式中，通过两个D触发器实现两位的计数模块，成本较低、元件结构简单。

可选地，所述边沿调制器在所述检测模块检测到所述输入信号的相邻的两个边沿之间的时间间隔大于或等于所述预设时长时，在所述输入信号的所述指定边沿时刻输出所述第二数量的脉冲，所述第二数量的脉冲之间的间距为第一间距。

在上述实现方式中，通过边沿调制模块对数据率高的输入信号增加脉冲间距，使CMT事件发生时接受器不能接收的脉冲信号在CMT事件发生后再传输至接收器，从而保证数据传输稳定性。

本申请实施例提供了一种所述数字隔离器包括如上述的边沿调制发射器、驱动器和接收器，所述接收器包括比较器电路和锁存器，所述驱动器的输出端与所述比较器电路的输入端连接，所述比较器电路的输出端与所述锁存器的输入端连接，所述锁存器的输出端为所述数字隔离器的输出端；

所述比较器电路对所述驱动器的输出信号进行比较，在所述驱动器的输出信号为第一极性的脉冲时，所述锁存器被置为第一逻辑锁存状态，所述锁存器的输出端输出第一逻辑，在所述驱动器的输出信号为第二极性的脉冲时，所述锁存器被置为第二逻辑锁存状态，所述锁存器的输出端输出第二逻辑。

在上述实现方式中，通过单个脉冲可触发的锁存器进行逻辑锁存状态切换，实现了数字信号的抗CMT干扰稳定输出。

可选地，所述驱动器为两个相互耦合的线圈构成的六端变压器。

在上述实现方式中，在上述实现方式中，通过驱动器将输入信号进行转换输出，减少信号干扰和传输失真。

可选地，所述接收器还包括串联在所述驱动器和所述比较器之间的电阻-电容电路。

在上述实现方式中，通过电阻-电容电路对驱动器的输出信号的波形进行调整，提高数字信号的输出准确性。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为本申请实施例提供的一种数字隔离器的结构示意图。

图2为本申请实施例提供的一种边沿调制发射器的结构示意图。

图3为本申请实施例提供的一种计数模块的结构示意图。

图4为本申请实施例提供的一种低数据率输入信号增加脉冲数量的信号示意图。

图5为本申请实施例提供的一种高数据率输入信号增加脉冲间距的信号示意图。

图6为本申请实施例提供的驱动器的结构示意图。

图标：10-数字隔离器；11-边沿调制发射器；111-检测模块；1111-边沿触发模块；1112-计数模块；112-边沿调制模块；12-驱动器；13-接收器；131-比较器电路；132-锁存器；133-电阻-电容电路。

具体实施方式

下面将结合本申请实施例中附图，对本申请实施例中的技术方案进行描述。

首先从数字隔离器开始介绍，数字隔离器是电子系统中，数字信号和模拟信号进行传递时，使电子系统具有很高的耐压隔离特性，以实现电子系统之间的隔离的一种芯片，共模噪声对数字隔离器信号的传输可靠性会造成较大影响，而现有技术的数字隔离器可抗CMT干扰范围较小，无法针对传输速率不同输入信号进行针对性的边沿调制，在某些环境下无法保证信号传输质量，因此本实施例提供了一种数字隔离器10解决上述问题。

本申请实施例提供的边沿调制发射器11的输入信号为数字信号，且上升沿和下降沿交替出现，该边沿调制发射器11包含检测模块111，检测模块111用于检测输入信号的相邻的两个边沿之间的时间间隔与预设时长的大小关系，以使边沿调制发射器11在输入信号的相邻的两个边沿之间的时间间隔小于预设时长时，在输入信号的指定边沿时刻输出第一数量的脉冲，以及在输入信号的相邻的两个边沿之间的时间间隔大于或等于预设时长时，在输入信号的所述指定边沿时刻输出第二数量的脉冲。

可选地，所述第二数量大于所述第一数量，在本实施例中举例时第二数量可以为2，第一数量可以为1。应当理解的是，在其他实施例中，第一数量和第二数量可以选择其他任意数值。

可选地，上述指定边沿可以是上边沿或下边沿。

请参考图1，图1为本申请实施例提供的一种数字隔离器的结构示意图。

数字隔离器10包括边沿调制发射器11、驱动器12和接收器13，边沿调制发射器11通过驱动器12与接收器13电连接。

请参考图2，图2为本申请实施例提供的一种边沿调制发射器的结构示意图。

边沿调制发射器11包括检测模块111和边沿调制模块112，检测模块111包括边沿触发模块1111和计数模块1112并联于边沿调制模块112的输入端以及边沿调制发射器11的信号输入端之间，边沿触发模块1111的输出端与计数模块1112的重置端连接。

边沿触发模块1111在信号输入端的输入信号的周期大于预设时长时输出第一脉冲信号，第一脉冲信号为计数模块1112的重置信号，计数模块1112基于第一脉冲信号输出表示输入信号的数据率判定信号，边沿调制模块112用于在数据率判定信号不同时对输入信号进行不同模式的适应性边沿调制，并通过至少一个多级缓冲器、驱动器12传输至接收器13。

具体地，边沿触发模块1111包括边沿触发器T1和计时器T2，边沿触发器T1的输入端与信号输入端连接，边沿触发器T1的输出端与计时器T2的重置端连接，计时器T2的输出端分别与计时器T2的重置端、边沿调制模块112的第一输入端以及计数模块1112的重置端连接。

边沿触发器T1在检测到输入信号的上升边沿或下降边沿时的输出信号作为计时器T2的重置清零信号(第一重置信号)，向计时器T2传输第一重置信号以使计时器T2清零，即输入信号的每个边沿都会将计时器T2的计时清零，计时器T2不输出第一脉冲信号。在计时器T2的计时到达预设计时时长时，计时器T2的计时不清零，通过自身输出端输出第一脉冲信号。

可选地，本实施例中的计数模块1112为具有溢出保护功能的异步计数器，异步计数器可以有很多实现方式，例如通过D触发器形成一个2位的计数器。

下面提出一种实施溢出保护的方法，本领域技术人员可以使用其他方法实现类似的功能。具体实施方法不是对本申请的限制。

具体地，请参考图3，图3为本申请实施例提供的一种计数模块的结构示意图。

计数模块1112包括第一D触发器D1、第二D触发器D2、非门以及或非门，第一D触发器D1的时钟输入端与信号输入端D连接，第一D触发器D1的清零端CLR和第二D触发器D2的清零端CLR均与计时器T2的输出端连接，第一D触发器D1的D端、Q端和

端与非门的输入端连接，非门的输出端与或非门的第一输入端连接，或非门的输出端与第二D触发器D2的时钟输入端连接，第二D触发器D2的D端与第二触发器的

端连接，或非门的第二输入端以及第二D触发器D2的Q端均与边沿调制模块112的第二输入端连接。其中，边沿调制模块112的第一输入端与计时器T2的输出端连接，且边沿调制模块112的第三输入端与边沿调制发射器11的信号输入端连接。

针对第一D触发器D1和第二D触发器D2，当第二级的第二D触发器D2通过D端输出第二逻辑时，第一D触发器D1的

输出可以直接传输到第二级的第二D触发器D2。当第二级的第二D触发器D2通过D端转为输出第一逻辑时，第二级的第二D触发器D2的时钟输入转为第二逻辑，保持锁存状态。而计时器T2的第一脉冲信号可以将第一D触发器D1和第二D触发器D2的D端输出同时清零。

则上述计数模块1112的工作原理如下：第二D触发器D2的Q端输出的信号为最高位信号，第一D触发器D1的Q端输出的信号为最低位信号，当边沿调制发射器11的信号输入端输入的输入信号的数据率较低时，在边沿调制发射器11的信号输入端输入的输入信号的周期大于计时器T2的预设计时时长时，计时器T2输出第一脉冲信号，计数模块1112被持续清零，不能向上计数，则最高位信号持续为第二逻辑(第二逻辑可以根据具体需求在1和0中选择，本实施例中以第二逻辑为0举例)。

当边沿调制发射器11的信号输入端的输入信号的数据率较高时，在边沿调制发射器11的信号输入端的输入信号的周期小于或等于计时器T2的预设计时时长时，计时器T2的时钟被频繁清零，不输出第一脉冲信号，则计数模块1112持续计数，并由于溢出保护机制，最高位信号为第一逻辑(本实施例中以第一逻辑为1举例说明)。

因此，在计数模块1112的最高位信号为第二逻辑时，可以判定边沿调制发射器11的信号输入端输入的输入信号为低数据率，在计数模块1112的最高位信号为第一逻辑时，可以判定边沿调制发射器11的信号输入端输入的输入信号为高数据率。

应当理解的是，本实施中的预设计时时长可以根据数字隔离器10的具体结构和需求进行灵活调整。

本实施例通过边沿调制模块112基于数据率判定信号，对低数据率的边沿调制发射器11的输入信号进行适应性边沿调制，其具体步骤可以包括：

(1)在最高位信号为第一逻辑时，边沿调制模块112针对第一边沿信号输出第一数量的脉冲信号，针对第二边沿信号输出第二数量的脉冲信号。

(2)在最高位信号为第二逻辑时，边沿调制模块112针对第一边沿信号输出第三数量的脉冲信号，针对第二边沿信号输出第四数量的脉冲信号；

(3)第三数量大于第一数量，四数量大于第二数量，第一边沿信号和第二边沿信号为边沿上升或边沿下降的互补边沿信号。

其中，本实施例中以第一信号边沿为上升沿，第一数量为1，第二数量为1，第三数量为2，第四数量为2为例，请参考图4，图4为本申请实施例提供的一种低数据率输入信号增加脉冲数量的信号示意图。其中，第一输出端波形指的是边沿调制模块112的上输出端输出的波形，第二输出端波形指的是边沿调制模块112的下输出端输出的波形，输出的波形为数字隔离器10最终的输出波形，t1为预设计时时长。

本实施例的技术优势是，由于低数据率下对应边沿会额外传输一定数量的脉冲信号，所以即使最开始的信号由于干扰，例如CMT事件被破坏而不能正常接收，但是后续额外传输的脉冲信号仍然可以被接收，从而保证了信号传输的准确性。

本实施例通过边沿调制模块112基于数据率判定信号，对高数据率的边沿调制发射器11的输入信号进行适应性边沿调制，其具体步骤可以包括：

(1)在最高位信号为第一逻辑时，边沿调制模块112针对第一边沿信号输出第五数量的脉冲间距为第一间距的脉冲信号，针对第二边沿信号输出第六数量的脉冲间距为第二间距的脉冲信号；

(2)在最高位信号为第二逻辑时，边沿调制模块112针对第一边沿信号输出第五数量的脉冲间距为第三间距的脉冲信号，针对第二边沿信号输出第六数量的脉冲间距为第三间距的脉冲信号；

(3)第三间距大于第一间距，四间距大于第二间距，第一边沿信号和第二边沿信号为边沿上升或边沿下降的互补边沿信号。

其中，本实施例中以第一信号边沿为上升沿为例，请参考图5，图5为本申请实施例提供的一种高数据率输入信号增加脉冲间距的信号示意图。其中，第一输出端波形指的是边沿调制模块112的上输出端输出的波形，第二输出端波形指的是边沿调制模块112的下输出端输出的波形，输出的波形为数字隔离器10最终的输出波形，t1为预设计时时长。

本实施例的技术优势是，由于低数据率下边沿对应的脉冲间隔较大，所以可以耐受较长时间的干扰，例如CMT事件，在CMT结束之后还可以继续传输和接收信号，从而保证了信号传输的准确性。

应当理解的是，只要是根据计数模块1112的信号使得高速和低速的信号有不同的脉冲数量或间距，从而对输入信号进行适应性边沿调制即可，本实施例不对其具体方式进行限制。

可选地，驱动器12的驱动缓冲器还可以向边沿调制模块112提供反馈信号，不同的实施例可以取决于边沿调制模块112的逻辑设计以及其与驱动器12的驱动缓冲器反馈信号的配合工作。

接下来再对数字隔离器10的驱动器12和接收器13进行具体说明。

请参考图6，图6为本申请实施例提供的驱动器的结构示意图。可选地，本实施例中驱动器12为两个相互耦合的线圈构成的六端变压器，驱动器12的第一输入端和第二输入端分别通过一个多级缓冲器与边沿调制模块112的第一输出端和第二输出端连接，驱动器12的第一输出端和第二输出端与接收器13连接。

进一步地，驱动器12在第一输出端和第二输出端之间还有与接收器13连接的第三输出端，在第一输入端和第二输入端之间还有接地的第三接入端。

请继续参考图1，接收器13包括比较器电路131和锁存器132，驱动器12的输出端与比较器电路131的输入端连接，比较器电路131的输出端与锁存器132的输入端连接，锁存器132的输出端为数字隔离器10的输出端。

可选地，接收器13还可以包括串联在驱动器12和比较器电路131之间电阻-电容(RS)电路133，用于对接收到的波形进行调整，具体的调整方法不是本实用新型的要点，所以不加以详述。

具体地，比较器电路131包括第一比较器C1和第二比较器C2，第一比较器C1的正相输入端分别与第二比较器C2的负相输入端以及电阻-电容电路133的第一输出端连接，第一比较器C1的负相输入端分别与第二比较器C2的正相输入端以及电阻-电容电路133的第二输出端连接。

锁存器132可以是R-S锁存器，第五比较器C5的输出端与锁存器132的S端连接，第六比较器C6的输出端与锁存器132的R端连接，锁存器132的Q端为数字隔离器10的信号输出端。

综上所述，本申请实施例提供了一种边沿调制发射器及数字隔离器，所述边沿调制发射器的输入信号为数字信号，且上升沿和下降沿交替出现；所述边沿调制发射器包含检测模块；所述边沿调制器在所述检测模块检测到所述输入信号的相邻的两个边沿之间的时间间隔小于预设时长时，在所述输入信号的指定边沿时刻输出第一数量的脉冲；所述边沿调制器在所述检测模块检测到所述输入信号的相邻的两个边沿之间的时间间隔大于或等于所述预设时长时，在所述输入信号的所述指定边沿时刻输出第二数量的脉冲，所述第二数量大于所述第一数量。

在上述实现方式中，通过检测模块实现输入信号的数据率检测，在不同的数据率之下对输入信号进行不同的适应性边沿调制，从而使不同数据率的边沿调制更加准确，以提高边沿调制发射器的数据传输稳定性。

在本申请所提供的几个实施例中，应该理解到，所揭露的设备，也可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，附图中的框图显示了根据本申请的多个实施例的设备的可能实现的体系架构、功能和操作。

另外，在本申请各个实施例中的各功能模块可以集成在一起形成一个独立的部分，也可以是各个模块单独存在，也可以两个或两个以上模块集成形成一个独立的部分。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

Claims (9)

1.一种边沿调制发射器，其特征在于，所述边沿调制发射器的输入信号为数字信号，且上升沿和下降沿交替出现；

所述边沿调制发射器包含检测模块；

所述边沿调制发射器在所述检测模块检测到所述输入信号的相邻的两个边沿之间的时间间隔小于预设时长时，在所述输入信号的指定边沿时刻输出第一数量的脉冲；

所述边沿调制发射器在所述检测模块检测到所述输入信号的相邻的两个边沿之间的时间间隔大于或等于所述预设时长时，在所述输入信号的所述指定边沿时刻输出第二数量的脉冲，所述第二数量大于所述第一数量。

2.根据权利要求1所述的边沿调制发射器，其特征在于，所述边沿调制发射器还包括边沿调制模块，所述检测模块包括边沿触发模块和计数模块，所述边沿触发模块和所述计数模块并联于所述边沿调制模块的输入端以及所述边沿调制发射器的信号输入端之间，所述边沿触发模块的输出端与所述计数模块的重置端连接；

所述边沿触发模块在所述输入信号的周期大于预设时长时输出第一脉冲信号，所述第一脉冲信号为所述计数模块的重置信号，所述计数模块基于所述第一脉冲信号输出表示所述检测模块检测到所述输入信号的相邻的两个边沿之间的时间间隔小于所述预设时长，所述边沿调制模块用于驱动器在所述检测模块检测到所述输入信号的相邻的两个边沿之间的时间间隔小于所述预设时长时，在所述输入信号的所述指定边沿时刻输出所述第一数量的脉冲，以及在所述检测模块检测到所述输入信号的相邻的两个边沿之间的时间间隔大于或等于所述预设时长时，在所述输入信号的所述指定边沿时刻输出所述第二数量的脉冲。

3.根据权利要求2所述的边沿调制发射器，其特征在于，所述边沿触发模块包括边沿触发器和计时器，所述边沿触发器的输入端与所述信号输入端连接，所述边沿触发器的输出端与所述计时器的重置端连接，所述计时器的输出端分别与所述计时器的重置端、所述边沿调制模块的第一输入端以及所述计数模块的重置端连接；

所述边沿触发器在检测到所述输入信号的所述指定边沿时向所述计时器传输第一重置信号以使所述计时器清零，在所述计时器的计时到达所述预设时长时通过所述计时器的输出端输出所述第一脉冲信号。

4.根据权利要求2所述的边沿调制发射器，其特征在于，所述计数模块为具有溢出保护功能的异步计数器。

5.根据权利要求3所述的边沿调制发射器，其特征在于，所述计数模块包括第一D触发器、第二D触发器、非门以及或非门，所述第一D触发器的时钟输入端与所述信号输入端连接，所述第一D触发器的清零端和所述第二D触发器的清零端均与所述计时器的输出端连接，所述第一D触发器的D端、Q端和

端与所述非门的输入端连接，所述非门的输出端与所述或非门的第一输入端连接，所述或非门的输出端与所述第二D触发器的时钟输入端连接，所述第二D触发器的D端与所述第二D触发器的

端连接，所述或非门的第二输入端以及所述第二D触发器的Q端均与所述边沿调制模块的第二输入端连接。

6.根据权利要求1所述的边沿调制发射器，其特征在于，所述边沿调制发射器在所述检测模块检测到所述输入信号的相邻的两个边沿之间的时间间隔大于或等于所述预设时长时，在所述输入信号的所述指定边沿时刻输出所述第二数量的脉冲，所述第二数量的脉冲之间的间距为第一间距。

7.一种数字隔离器，其特征在于，所述数字隔离器包括如权利要求2-6中任一项所述的边沿调制发射器、驱动器和接收器，所述接收器包括比较器电路和锁存器，所述驱动器的输出端与所述比较器电路的输入端连接，所述比较器电路的输出端与所述锁存器的输入端连接，所述锁存器的输出端为所述数字隔离器的输出端；

所述比较器电路对所述驱动器的输出信号进行比较，在所述驱动器的输出信号为第一极性的脉冲时，所述锁存器被置为第一逻辑锁存状态，所述锁存器的输出端输出第一逻辑，在所述驱动器的输出信号为第二极性的脉冲时，所述锁存器被置为第二逻辑锁存状态，所述锁存器的输出端输出第二逻辑。

8.根据权利要求7所述的数字隔离器，其特征在于，所述驱动器为两个相互耦合的线圈构成的六端变压器。

9.根据权利要求8所述的数字隔离器，其特征在于，所述接收器还包括串联在所述驱动器和所述比较器之间的电阻-电容电路。

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