JP2010223780A - 測定装置、周波数比測定回路、測定方法およびプログラム - Google Patents

Abstract

【課題】測定周期を外部から変更することなく、周波数比の変動状況に応じて該周波数比の測定精度を自動的に変更する。
【解決手段】測定装置は、互いに独立した比較クロック信号と基準クロック信号との周波数比を測定する。測定装置は、特定のタイミングで測定した周波数比と該特定のタイミングから所定の測定周期が経過したタイミングで測定した周波数比との間の差分と、あらかじめ設定された基準閾値とを比較する。測定装置は、該比較の結果に基づいて周波数比の測定周期を制御する。
【選択図】図１

Description

本発明は、測定装置、周波数比測定回路、測定方法およびプログラムに関する。

近年、外部から入力されたクロック信号に同期してその動作を制御する電子機器が広く普及している。

このクロック信号の周波数が一定でない場合、電子機器は正確に動作せず、電子機器が利用者にとって使いにくいものとなってしまう。

そのため、利用者にとって電子機器を使い易いものにするためには、クロック信号などの周波数を正確に測定して、電子機器へ入力されるクロック信号の周波数が一定であるかどうかを確認することが必要となる。

このようなクロック信号の周波数を測定する方法が考えられている（例えば、特許文献１参照。）。

特開平０４−３３９２７２号公報

しかしながら、一般的な周波数比を測定する技術においては、周波数比の測定を行う測定周期が周波数変動に対応していないという問題点がある。

より具体的には、周波数比の測定を行う測定周期が長くなるに伴って、その測定によって得られた測定精度は高くなる。しかしながら、周波数比の測定値を得るまでの時間は長くなってしまう。

また、測定周期を短くした場合、短時間で周波数比の測定値を得ることができる。そのため、周波数比をリアルタイムに測定することが可能である。しかしながら、測定周期が短くなるに伴って、その測定によって得られた周波数比の測定精度は低下してしまう。

つまり、一般的な周波数比を測定する技術においては、周波数比が大きく変動する場合、長い測定周期をかけて測定精度を高めても、周波数比をリアルタイムに測定することができず変動状況を把握できないという問題点がある。

また、一般的な周波数比を測定する技術においては、周波数比の変動が小さく安定している場合、測定周期が短いと満足な測定精度が得られないという問題点がある。

本発明は、上述した課題を解決する測定装置、周波数比測定回路、測定方法およびプログラムを提供することを目的とする。

上記課題を解決するために、本発明の測定装置は、互いに独立した比較クロック信号と基準クロック信号との周波数比を測定する測定装置であって、特定のタイミングで測定した前記周波数比と該特定のタイミングから所定の測定周期が経過したタイミングで測定した前記周波数比との間の差分を算出する周波数比測定回路と、前記周波数比測定回路が算出した差分とあらかじめ設定された基準閾値とを比較し、該比較結果に基づいて前記周波数比の測定周期を制御する判定回路とを有する。

上記課題を解決するために、本発明の周波数比測定回路は、互いに独立した比較クロック信号と基準クロック信号との周波数比を測定する周波数比測定回路であって、前記比較クロック信号を用いて動作する第１のビット数からなる第１のカウンタと、前記基準クロック信号を用いて動作する第２のビット数からなり、該第２のビット数のビットによるカウント値が最大となった場合、前記周波数比の測定周期が経過した旨を示す測定周期経過パルスを出力する第２のカウンタと、前記測定周期経過パルスが出力された場合、前記比較クロック信号と同期し該比較クロック信号の１周期と同じ時間幅の第１カウント値取得パルスを出力するパルス生成部と、前記第１カウント値取得パルスが出力された場合、前記第１のカウンタがカウントしている値をラッチするラッチ回路と、前記ラッチ回路がラッチしている値から前記第２のビット数のビットがすべて１である値を減算して、前記周波数比として外部へ出力する減算回路とを有し、前記第１のカウンタは、前記第１カウント値取得パルスが出力された場合、０をロードする。

上記課題を解決するために、本発明の測定方法は、互いに独立した比較クロック信号と基準クロック信号との周波数比を測定する測定方法であって、特定のタイミングで測定した前記周波数比と該特定のタイミングから所定の測定周期が経過したタイミングで測定した前記周波数比との間の差分を算出する処理と、前記算出した差分とあらかじめ設定された基準閾値とを比較する処理と、前記比較の結果に基づいて前記周波数比の測定周期を制御する処理とを有する。

また、コンピュータに実行させるプログラムであって、互いに独立した比較クロック信号と基準クロック信号との周波数比を測定する測定装置に、特定のタイミングで測定した前記周波数比と該特定のタイミングから所定の測定周期が経過したタイミングで測定した前記周波数比との間の差分を算出する手順と、前記算出した差分とあらかじめ設定された基準閾値とを比較する手順と、前記比較の結果に基づいて前記周波数比の測定周期を制御する手順とを実行させる。

本発明によれば、測定周期を外部から変更することなく、周波数比の変動状況に応じて周波数比の測定精度を自動的に変更することができる。

本発明の実施形態に従った測定装置の特徴的な構成を示す図である。 本発明の実施形態に従った測定装置の詳細な構成を示す図である。 図２に示した周波数比測定回路の構成を示す図である。 逓倍比較クロック信号と、１Ｗパルスと、Ｍカウンタからラッチ回路への出力と、ラッチ回路から減算回路への出力とのタイミングチャートを示す図である。 １測定周期においてＭカウンタが逓倍比較クロック信号をカウントしたカウント値と、当該測定周期においてＮカウンタが逓倍基準クロック信号をカウントしたカウント値との関係を示す図である。 図２に示した判定回路の構成を示す図である。 図３に示したパルス生成部の構成を示す図である。

以下、本発明の実施形態に従った測定装置（周波数比測定回路、測定方法およびプログラムを含む）を説明する。

なお、本発明の測定装置１は、互いに独立した、比較クロック信号の周波数Ｆ１と、基準クロック信号の周波数Ｆ２との周波数比ＲＴ（＝（Ｆ１−Ｆ２）／Ｆ２）を測定する。

まず、測定装置１が有する特徴的な構成について説明する。図１に示すように、測定装置１は、周波数比測定回路１３と、判定回路１４とを有する。

周波数比測定回路１３は、判定回路１４により指示された測定周期で、外部から出力されてきた周波数Ｆ１の比較クロック信号と周波数Ｆ２の基準クロック信号との比である周波数比ＲＴを測定する。そして、周波数比測定回路１３は、測定した周波数比ＲＴを判定回路１４へ出力する。なお、周波数比測定回路１３の詳細な構成については、図３にて後述する。

判定回路１４は、周波数比測定回路１３から出力されてきた周波数比ＲＴの変動に応じて、周波数比測定回路１３が周波数比測定回路１３が周波数比ＲＴを測定する測定周期を指示する。

本実施形態では、周波数比測定回路１３が、比較クロック信号および基準クロック信号をそれぞれ逓倍した信号を用いて、周波数比ＲＴを測定する場合を例に挙げて説明する。

つぎに、測定装置１が有する構成について詳細に説明する。

図２に示すように、測定装置１は、第１逓倍回路１１と、第２逓倍回路１２と、周波数比測定回路１３と、判定回路１４とを有する。

第１逓倍回路１１は、外部から入力された周波数Ｆ１の比較クロック信号をｒ倍に逓倍する。そして、第１逓倍回路１１は、周波数「ｒ×Ｆ１」の逓倍比較クロック信号を周波数比測定回路１３へ出力する。

第２逓倍回路１２は、外部から入力された周波数Ｆ２の基準クロック信号をｒ倍に逓倍する。そして、第２逓倍回路１２は、周波数「ｒ×Ｆ２」の逓倍基準クロック信号を周波数比測定回路１３へ出力する。

なお、第１逓倍回路１１および第２逓倍回路１２が逓倍動作を行うかどうかは、任意である。

周波数比測定回路１３は、第１逓倍回路１１から出力されてきた逓倍比較クロック信号と、第２逓倍回路１２から出力されてきた逓倍基準クロック信号とを用いて、判定回路１４から出力された測定周期制御信号により制御された測定周期で周波数比ＲＴを測定する。そして、周波数比測定回路１３は、測定した周波数比ＲＴを判定回路１４へ出力する。

判定回路１４は、周波数比測定回路１３から出力されてきた現在の測定周期の直前の測定周期にて測定された周波数比ＲＴと、周波数比測定回路１３から出力されてきた現在の測定周期にて測定された周波数比ＲＴとの差分ＤＦを算出する。

そして、判定回路１４は、算出した差分ＤＦと、外部から設定された基準閾値ＴＨとを比較する。

ここで、「基準閾値ＴＨ」とは、周波数比ＲＴの変動に応じて、測定周期Ｔを増大させるか、それとも測定周期Ｔを減少させるかを判別するための基準となる値である。

そして、判定回路１４は、比較結果に基づいて、周波数比測定回路１３が周波数比ＲＴを測定する測定周期を制御（指示）するための測定周期制御信号を、周波数比測定回路１３へ出力する。

つぎに、図２に示した周波数比測定回路１３の詳細な構成について、図３を参照して説明する。

図３に示すように、周波数比測定回路１３は、Ｍカウンタ１３１と、Ｎカウンタ１３２と、ラッチ回路１３３と、減算回路１３４と、パルス生成部１３５とを有する。

Ｍカウンタ１３１は、第１逓倍回路１１から出力されてきた周波数「ｒ×Ｆ１」の逓倍比較クロック信号を動作クロックとしてカウントアップする、Ｍビット（Ｍ；自然数）の第１のビット数からなる「第１のカウンタ」である。

Ｍカウンタのビット数Ｍについては特に限定しない。この説明例では、ビット数Ｍが「Ｎ＋１」（Ｎ；Ｎカウンタ１３２のビット数）である場合に例に挙げて説明する。そのため、本実施形態では、ビット数がＭビットからなるＭカウンタ１３１のカウント値ＣＴ_Mを、ＣＴ_N+1と表記する。

また、Ｍカウンタ１３１は、パルス生成部１３５から出力されてきた１ＷパルスＰＬ１をロード信号として、０をロード（カウント値ＣＴ_N+1をクリア）する。１ＷパルスＰＬ１とは、周波数ｒ×Ｆ１の逓倍比較クロック信号の１周期１／（ｒ×Ｆ１）の１倍の時間幅でＨｉレベルの「第１カウント値取得パルス」である。

なお、Ｍカウンタ１３１のビット数であるＭ（この例では、Ｍ＝Ｎ＋１）は、判定回路１４から出力されてきた測定周期制御信号によって増減する。

また、Ｍカウンタ１３１は、ビット数がＭ（＝Ｎ＋１）ビットのカウント値ＣＴ_N+1を、ラッチ回路１３３へ出力する。

Ｎカウンタ１３２は、第２逓倍回路１２から出力されてきた周波数「ｒ×Ｆ２」の逓倍基準クロック信号を動作クロックとしてカウントアップする、Ｎビットの第２のビット数からなる「第２のカウンタ」である。Ｎカウンタ１３２のビット数Ｎについては特に限定されない。なお、以下では、ビット数がＮビットからなるＮカウンタ１３２のカウント値を、ＣＴ_Nと表記する。

なお、Ｎカウンタ１３２の１サイクルの時間２^N／（ｒ×Ｆ２）が、周波数比ＲＴを測定するための測定周期Ｔとなる。そのため、Ｎが大きくなると、測定周期Ｔも長くなる。

なお、Ｎカウンタ１３２のビット数であるＮは、判定回路１４から出力されてきた測定周期制御信号に応じて増減する。

Ｎカウンタ１３２は、そのカウント値ＣＴ_Nが最大値（＝２^N−１）に到達するごとに、周波数ｒ×Ｆ２の逓倍基準クロック信号の１周期１／（ｒ×Ｆ２）の３倍の時間幅でＨｉレベルの「３ＷパルスＰＬ３」を生成して、パルス生成部１３５へ出力する。なお、３ＷパルスＰＬ３は、測定周期Ｔが経過した旨を示す「測定周期経過パルス」である。

ラッチ回路１３３は、パルス生成部１３５から出力されてきた１ＷパルスＰＬ１がＨｉレベルからＬｏｗレベルへ変化した際のＭカウンタ１３１から出力されてきたカウント値ＣＴ_N+1を、ラッチする。例えば、図４に示すように、ラッチ回路１３３は、１ＷパルスＰＬ１がＨｉレベルからＬｏｗレベルへ変化した際のＭカウンタ１３１の出力Ｂをラッチする。

また、ラッチ回路１３３は、ラッチしたカウント値ＣＴ_N+1を減算回路１３４へ出力する。

減算回路１３４は、測定周期Ｔ＝２^N／（ｒ×Ｆ２）ごとに、ラッチ回路１３３から出力されてきたカウント値ＣＴ_N+1から、２^N−１（つまり、各ビットの値がすべて１であるＮ桁のビット列）を減算する。

なお、図５に示すように、測定周期Ｔ＝２^N／（ｒ×Ｆ２）において、Ｍカウンタ１３１が逓倍比較クロック信号をカウントしたカウント値ＣＴ_N+1は、ＣＴ_N+1＝２^N×（Ｆ１／Ｆ２）−１である。

また、２^N−１は、測定周期Ｔ＝２^N／（ｒ×Ｆ２）の間に、Ｎカウンタ１３２が逓倍基準クロック信号をカウントしたカウント値ＣＴ_Nに相当する。

そして、減算回路１３４は、減算によって得られた値２^N×（（Ｆ１／Ｆ２）−１）＝２^N×（Ｆ１−Ｆ２）／Ｆ２を、周波数比ＲＴとして判定回路１４と外部とへ出力する。

なお、出力される周波数比ＲＴの「Ｎ＋１」ビット目の最上位の値は、負の数値を扱うために付加される符号ビットとしての役割を果たす。例えば、符号ビットの値が「０」である場合は正数を表し、符号ビットの値が「１」である場合は負数を表す。

また、算出された周波数比ＲＴに付随する測定精度ｑは、ｑ＝１／２^Nで求められる。そのため、Ｎが大きくなると、測定精度ｑは小さくなる。なお、測定精度ｑとは、周波数比の真の値と、測定した周波数比ＲＴとの差分である。

パルス生成部１３５は、測定周期Ｔ＝２^N／（ｒ×Ｆ２）ごとに、逓倍比較クロック信号の１周期１／（ｒ×Ｆ１）と同じ時間幅を有するＨｉレベルの１ＷパルスＰＬ１を生成する。

そして、パルス生成部１３５は、生成した１ＷパルスＰＬ１を、Ｍカウンタ１３１とラッチ回路１３３と判定回路１４とへ出力する。

つぎに、図２に示した判定回路１４の詳細な構成について、図６を参照して説明する。図６に示すように、判定回路１４は、フリップフロップ回路１４１と、減算器１４２と、比較部１４３とを有する。

フリップフロップ回路１４１は、現在の測定周期の直前の測定周期において周波数比測定回路１３が測定した周波数比ＲＴを、減算器１４２へ出力する役割を果たす。

より具体的には、フリップフロップ回路１４１は、周波数比測定回路１３から出力されてきた１ＷパルスＰＬ１がＬｏｗからＨｉｇｈへ変化したときの周波数比ＲＴを減算器１４２へ出力する。

減算器１４２は、フリップフロップ回路１４１から出力されてきた周波数比ＲＴから、周波数比測定回路１３から出力されてきた周波数比ＲＴを減算する。これにより、減算器１４２は、２つの連続した測定周期それぞれにて測定した周波数比ＲＴ間の差分ＤＦを算出する。

そして、減算器１４２は、算出した周波数比ＲＴ間の差分ＤＦを比較部１４３へ出力する。

なお、当該差分ＤＦが大きな場合、周波数比ＲＴの変動が大きいことに相当する。また、当該差分ＤＦが小さな場合、周波数比ＲＴの変動は小さく安定していることに相当する。

比較部１４３は、減算器１４２から出力されてきた周波数比ＲＴの差分ＤＦと、周波数比ＲＴの変動に応じた測定周期Ｔの増減を判別するための外部から設定された「基準閾値ＴＨ」とを比較する。

より具体的には、この説明例では、「基準閾値ＴＨ」は、測定周期Ｔを２倍に増大させるか、それとも、測定周期Ｔを１／２倍に減少させるかを判別するための基準となる値である。

また、比較部１４３は、該比較の結果に応じた測定周期制御信号を生成する「測定周期切替部」である。

比較部１４３は、周波数比ＲＴの差分ＤＦが外部から設定された基準閾値ＴＨよりも大きな場合、Ｎカウンタ１３２のビット数ＮおよびＭカウンタ１３１のビット数Ｍ（この例ではＮ＋１）を１だけ減少させる旨を示す測定周期制御信号を生成する。そして、比較部１４３は、その測定周期制御信号を、Ｍカウンタ１３１およびＮカウンタ１３２へそれぞれ出力する。

ビット数ＭおよびＮが１減少した場合、測定周期Ｔ＝２^N／（ｒ×Ｆ２）の関係式より、減少後の測定周期Ｔはその減少前の１／２倍となる。そのため、周波数比ＲＴの変動に対応して、周波数比ＲＴの測定値の更新が早くなる。しかしながら、測定精度ｑ＝１／２^Nの関係式より、当該減少後の測定精度ｑはその減少前の１／２倍に落ちる（劣化する）。

また、比較部１４３は、周波数比の差分ＤＦが外部から設定された基準閾値ＴＨ以下である場合、ビット数Ｎおよびビット数Ｍを１だけ増大させる旨を示す測定周期制御信号を生成する。そして、比較部１４３は、その測定周期制御信号を、Ｍカウンタ１３１およびＮカウンタ１３２へそれぞれ出力する。

ビット数ＭおよびＮが１増大した場合、増大後の測定周期Ｔはその増大前の２倍となる。そのため、周波数比ＲＴの測定値の更新は遅くなる。しかしながら、増大後の測定精度ｑはその増大前の２倍に向上する。

判定回路１４は、連続して２回測定した周波数比ＲＴの差分ＤＦと基準閾値ＴＨとに基づいて、周波数比ＲＴの測定周期Ｔを制御するための測定周期制御信号を周波数比測定回路１３へ出力する。そのため、周波数比ＲＴが大きく変動する場合、周波数比ＲＴをリアルタイムに測定することができ、ひいては変動状況を把握することが可能となる。また、周波数比ＲＴの変動が小さく安定している場合、測定精度ｑを向上させてより正確な精度で測定値を得ることが可能となる。

なお、図３に示したパルス生成部１３５の詳細な構成について、図７を参照して説明しておく。図７に示すように、パルス生成部１３５は、第１フリップフロップ回路１３６−１と、第２フリップフロップ回路１３６−２と、第３フリップフロップ回路１３６−３と、インバータ１３７と、ＡＮＤゲート１３８とを有する。

第１フリップフロップ回路１３６−１および第２フリップフロップ回路１３６−２は、メタステーブル（metastable）対策のために設けられている。つまり、第１フリップフロップ回路１３６−１および第２フリップフロップ回路１３６−２は、逓倍基準クロック信号ｒ×Ｆ２から生成された３ＷパルスＰＬ３を逓倍基準クロック信号ｒ×Ｆ１に同期させる。

また、第３フリップフロップ回路１３６−３と、インバータ１３７と、ＡＮＤゲート１３８とは、第２フリップフロップ回路１３６−２から出力された３ＷパルスＰＬ３の立ち上がりを微分する。これにより、第３フリップフロップ回路１３６−３と、インバータ１３７と、ＡＮＤゲート１３８とは、測定周期Ｔごとに、逓倍比較クロック信号の１周期１／（ｒ×Ｆ１）の時間幅の１ＷパルスＰＬ１を生成してＭカウンタ１３１とラッチ回路１３３と判定回路１４とへ出力する。

つぎに、上記構成を有する測定装置１が、連続して２回測定された周波数比ＲＴの間の差分ＤＦと基準閾値ＴＨとの比較に基づいて、周波数比ＲＴの測定周期を制御する動作について説明する。

第１逓倍回路１１は、外部から入力された周波数Ｆ１の比較クロック信号をｒ倍に逓倍して、周波数ｒ×Ｆ１の逓倍比較クロック信号を周波数比測定回路１３へ出力する。

すると、周波数比測定回路１３のＭカウンタ１３１は、ｒ×Ｆ１の逓倍比較クロック信号を動作クロックとしてカウントアップし、カウントアップしたカウント値ＣＴ_N+1をラッチ回路１３３へ出力する。

ラッチ回路１３３は、１ＷパルスＰＬ１がＨｉレベルからＬｏｗレベルへ変化した際のＭカウンタ１３１から出力されてきたカウント値ＣＴ_N+1＝２^N×（Ｆ１／Ｆ２）−１をラッチして、ラッチしたカウント値ＣＴ_N+1を減算回路１３４へ出力する。

また、第２逓倍回路１２は、外部から入力された周波数Ｆ２の基準クロック信号をｒ倍に逓倍して、周波数ｒ×Ｆ２の逓倍基準クロック信号を周波数比測定回路１３へ出力する。

すると、周波数比測定回路１３のＮカウンタ１３２は、周波数ｒ×Ｆ２の逓倍基準クロック信号を動作クロックとしてカウントアップする。そして、Ｎカウンタ１３２は、そのカウント値ＣＴ_Nが最大値（＝２^N−１）に到達した場合、３Ｗ幅でＨｉレベルの３ＷパルスＰＬ３を、パルス生成部１３５へ出力する。

すると、パルス生成部１３５は、３ＷパルスＰＬ３とｒ×Ｆ１の逓倍比較クロック信号とに基づいて、ｒ×Ｆ１に同期した時間幅が１／（ｒ×Ｆ１）でＨｉレベルの１ＷパルスＰＬ１を生成する。そして、パルス生成部１３５は、生成した１ＷパルスＰＬ１を、Ｍカウンタ１３１とラッチ回路１３３と判定回路１４とへ出力する。

すると、Ｍカウンタ１３１は、パルス生成部１３５から出力されてきた１ＷパルスＰＬ１をロード信号として、０をロード（カウント値ＣＴ_N+1のクリア）する。

その後、Ｍカウンタ１３１は、ｒ×Ｆ１の逓倍比較クロック信号を動作クロックとしてカウント値ＣＴ_N+1をカウントアップして、該カウント値ＣＴ_N+1をラッチ回路１３３へ出力する。

また、ラッチ回路１３３は、パルス生成部１３５から出力されてきた１ＷパルスＰＬ１がＨｉからＬｏｗへ変化したときのＭカウンタ１３１から出力されてきたカウント値ＣＴ_N+1をラッチして減算回路１３４へ出力する。

すると、減算回路１３４は、ラッチ回路１３３から出力されてきたカウント値ＣＴ_N+1＝２^N×（Ｆ１／Ｆ２）−１から２^N−１を減算する。そして、減算回路１３４は、減算によって得られた値２^N×（Ｆ１−Ｆ２）／Ｆ２を、周波数比ＲＴとして判定回路１４と外部とへ出力する。

すると、判定回路１４のフリップフロップ回路１４１は、周波数比測定回路１３から出力されてきた１ＷパルスＰＬ１の立上りエッジに応じて、測定周期Ｔ＝２^N／（ｒ×Ｆ２）ごとに、周波数比測定回路１３から出力されてきた測定周期の直前の測定周期における周波数比ＲＴを減算器１４２へ出力する。

すると、減算器１４２は、フリップフロップ回路１４１から出力されてきた周波数比ＲＴから、周波数比測定回路１３から出力されてきた周波数比ＲＴを減算する。これにより、減算器１４２は、２つの連続した測定周期それぞれにて測定した周波数比ＲＴ間の差分ＤＦを算出する。そして、減算器１４２は、算出した周波数比ＲＴ間の差分ＤＦを比較部１４３へ出力する。

比較部１４３は、減算器１４２から出力されてきた周波数比ＲＴの差分ＤＦと、測定周期Ｔの増減を判別するための外部から設定された基準閾値ＴＨとを比較する。この説明例では、基準閾値ＴＨは、測定周期Ｔを２倍に増大させるか、それとも、測定周期Ｔを１／２倍に減少させるかを判別するための基準となる値である。

続いて、比較部１４３は、該比較の結果に応じた測定周期制御信号を生成する。

比較部１４３は、周波数比ＲＴの差分ＤＦが外部から設定された基準閾値ＴＨよりも大きな場合、ビット数Ｍおよびビット数Ｎを１だけ減少させる旨を示す測定周期制御信号を生成する。そして、比較部１４３は、その測定周期制御信号を、Ｍカウンタ１３１およびＮカウンタ１３２へそれぞれ出力する。

また、比較部１４３は、周波数比の差分ＤＦが外部から設定された基準閾値ＴＨ以下である場合、ビット数Ｎおよびビット数Ｍを１だけ増大させる旨を示す測定周期制御信号を生成する。そして、比較部１４３は、その測定周期制御信号を、Ｍカウンタ１３１およびＮカウンタ１３２へそれぞれ出力する。

なお、ビット数ＭおよびＮが１減少した場合、減少後の測定周期Ｔはその減少前の１／２倍となり、周波数比ＲＴの測定値の更新が早くなる。しかしながら、測定精度ｑ＝１／２^Nの関係式より、当該減少後の測定精度ｑはその減少前の１／２倍に落ちる（劣化する）。

また、ビット数ＭおよびＮが１桁増大した場合、増大後の測定周期Ｔはその増大前の２倍となり、周波数比ＲＴの測定値の更新は遅くなる。しかしながら、増大後の測定精度ｑはその増大前の２倍に向上する。

以上説明したように、本発明によれば、測定装置１の判定回路１４は、周波数比ＲＴの変動（差分ＤＦ）と外部から設定された基準閾値ＴＨとの比較結果に応じて、測定周期Ｔを制御する。

これにより、測定周期を外部から変更することなく、周波数比の変動状況に応じて周波数比の測定精度を自動的に変更することができる。

より具体的には、測定装置１は、周波数比ＲＴが大きく変動する場合、測定周期Ｔを短くしてリアルタイムな周波数比ＲＴの測定値を取得する。また、周波数比ＲＴの変動が小さく安定している場合、測定周期Ｔを長くして高い測定精度ｑを得ることができる。

また、本発明によれば、測定装置１は、比較する周波数Ｆ１およびＦ２それぞれを、第１逓倍回路１１および第２逓倍回路１２それぞれにてr倍（ｒ＞１）に逓倍している。これにより、同じ測定精度による周波数比の測定値を得るために必要な測定周期Ｔを１／ｒに短縮することができる。

なお、本発明においては、測定装置１内の処理は上述の専用のハードウェアにより実現されるもの以外に、その機能を実現するためのプログラムを測定装置１にて読取可能な記録媒体に記録し、この記録媒体に記録されたプログラムを測定装置１に読み込ませ、実行するものであってもよい。測定装置１にて読取可能な記録媒体とは、フロッピーディスク（登録商標）、光磁気ディスク、ＤＶＤ、ＣＤなどの移設可能な記録媒体の他、測定装置１に内蔵されたＨＤＤ等を指す。この記録媒体に記録されたプログラムは、例えば、測定装置１が有する判定回路１４にて読み込まれ、判定回路１４の制御によって、上述したものと同様の処理が行われる。

ここで、測定装置１が有する判定回路１４は、プログラムが記録された記録媒体から読み込まれたプログラムを実行するコンピュータとして動作するものである。

以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明の要旨を逸脱しない範囲で当業者が理解し得る各種の変形が可能である。

１ 測定装置
１１ 第１逓倍回路
１２ 第２逓倍回路
１３ 周波数比測定回路
１３１ Ｍカウンタ
１３２ Ｎカウンタ
１３３ ラッチ回路
１３４ 減算回路
１３５ パルス生成部
１３６−１ 第１フリップフロップ回路
１３６−２ 第２フリップフロップ回路
１３６−３ 第３フリップフロップ回路
１３７ インバータ
１３８ ＡＮＤゲート
１４ 判定回路
１４１ フリップフロップ回路
１４２ 減算器
１４３ 比較部

Claims (9)

1. 互いに独立した比較クロック信号と基準クロック信号との周波数比を測定する測定装置であって、
   特定のタイミングで測定した前記周波数比と該特定のタイミングから所定の測定周期が経過したタイミングで測定した前記周波数比との間の差分を算出する周波数比測定回路と、
   前記周波数比測定回路が算出した差分とあらかじめ設定された基準閾値とを比較し、該比較結果に基づいて前記周波数比の測定周期を制御する判定回路とを有する測定装置。
2. 請求項１記載の測定回路において、
   前記判定回路は、前記周波数比測定回路が算出した差分と前記基準閾値とを比較し、前記差分が前記基準閾値よりも大きな場合、前記周波数比の測定周期を短くし、前記差分が前記基準閾値以下であった場合、該測定周期を長くすることを特徴とする測定装置。
3. 請求項１または２に記載の測定装置において、
   前記周波数比測定回路は、
   前記比較クロック信号を用いて動作する第１のビット数からなる第１のカウンタと、
   前記基準クロック信号を用いて動作する第２のビット数からなる第２のカウンタとを有し、
   前記第２のビット数に基づいた前記測定周期で前記差分を算出し、
   前記判定回路は、前記差分が閾値よりも大きい場合、前記第１のビット数および前記第２のビット数をそれぞれ１だけ減少させる測定周期制御信号を出力し、前記差分が閾値以下である場合、前記第１のビット数および前記第２のビット数をそれぞれ１だけ増大させる測定周期制御信号を出力することを特徴とする測定装置。
4. 請求項３に記載の測定装置において、
   前記比較クロック信号の周波数Ｆ１をｒ倍（ｒ＞１）に逓倍して、ｒ×Ｆ１の周波数を有する逓倍比較クロック信号を前記第１のカウンタへ出力する第１逓倍回路と、
   前記基準クロック信号の周波数Ｆ２をｒ倍（ｒ＞１）に逓倍して、ｒ×Ｆ２の周波数を有する逓倍基準クロック信号を前記第２のカウンタへ出力する第２逓倍回路とを有し、
   前記第１のカウンタは、前記逓倍比較クロック信号を用いて動作し、
   前記第２のカウンタは、前記逓倍基準クロック信号を用いて動作することを特徴とする測定装置。
5. 互いに独立した比較クロック信号と基準クロック信号との周波数比を測定する周波数比測定回路であって、
   前記比較クロック信号を用いて動作する第１のビット数からなる第１のカウンタと、
   前記基準クロック信号を用いて動作する第２のビット数からなり、該第２のビット数のビットによるカウント値が最大となった場合、前記周波数比の測定周期が経過した旨を示す測定周期経過パルスを出力する第２のカウンタと、
   前記測定周期経過パルスが出力された場合、前記比較クロック信号と同期し該比較クロック信号の１周期と同じ時間幅の第１カウント値取得パルスを出力するパルス生成部と、
   前記第１カウント値取得パルスが出力された場合、前記第１のカウンタがカウントしている値をラッチするラッチ回路と、
   前記ラッチ回路がラッチしている値から前記第２のビット数のビットがすべて１である値を減算して、前記周波数比として外部へ出力する減算回路とを有し、
   前記第１のカウンタは、前記第１カウント値取得パルスが出力された場合、０をロードする周波数比測定回路。
6. 互いに独立した比較クロック信号と基準クロック信号との周波数比を測定する測定方法であって、
   特定のタイミングで測定した前記周波数比と該特定のタイミングから所定の測定周期が経過したタイミングで測定した前記周波数比との間の差分を算出する処理と、
   前記算出した差分とあらかじめ設定された基準閾値とを比較する処理と、
   前記比較の結果に基づいて前記周波数比の測定周期を制御する処理とを有する測定方法。
7. 請求項６記載の測定方法において、
   前記比較の結果、前記差分が前記基準閾値よりも大きな場合、前記周波数比の測定周期を短くし、前記差分が前記基準閾値以下であった場合、該測定周期を長くする処理を有することを特徴とする測定方法。
8. 互いに独立した比較クロック信号と基準クロック信号との周波数比を測定する測定装置に、
   特定のタイミングで測定した前記周波数比と該特定のタイミングから所定の測定周期が経過したタイミングで測定した前記周波数比との間の差分を算出する手順と、
   前記算出した差分とあらかじめ設定された基準閾値とを比較する手順と、
   前記比較の結果に基づいて前記周波数比の測定周期を制御する手順とを実行させるためのプログラム。
9. 請求項８記載のプログラムにおいて、
   前記比較の結果、前記差分が前記基準閾値よりも大きな場合、前記周波数比の測定周期を短くし、前記差分が前記基準閾値以下であった場合、該測定周期を長くする手順とを実行させるためのプログラム。

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