CN1700022A - 驱动受测电子元件的测试脉冲的产生方法与系统 - Google Patents

Abstract

一种驱动受测电子元件的测试脉冲的产生方法与系统，在决定频率远小于传输时脉的测试时脉以及与测试时脉相应的预期连续脉冲后，依据相应于测试时脉的预期连续脉冲与传输时脉来产生复数个连续数据位元，并在将这些连续数据位元转换成一序列数据串流之后，再将此序列数据串流依传输时脉输出，以形成相应于测试时脉的连续测试脉冲。

Description

驱动受测电子元件的测试脉冲的产生方法与系统

技术领域

本发明有关于一种测试脉冲的产生方法与系统，特别是有关于一种可程序化的测试脉冲的产生方法与系统。

背景技术

在集成电路的测试上主要分为下列三种：直流电参数测试(directcurrent parametric test)、动态功能测试(dynamic functional test)与交流电参数测试(alternating current test)，其中动态功能测试较为复杂，也较为重要。为了测试某一装置的动态功能，需要提供一驱动器(driver)，以便用来产生驱动该测试装置的脉冲(pulses)；一比较器(comparator)，以便用来检查该装置的输出(output)；与一电源供应器(power supply)，以便用来供应测试装置稳定的电流。当驱动器产生的测试脉冲送达被测试装置后，此测试脉冲将会驱动测试装置，并且由测试装置产生相应的输出脉冲，此输出脉冲则会经由比较器来检查是否与所预期的相同，以判断装置是否正常。

因此，当测试脉冲需要随着被测试装置的不同而改变时，这意味着驱动器需要适应被测试装置来改变，然而用来测试一个被测试装置的测试脉冲往往多而复杂，并且不同被测试装置所需要的测试脉冲彼此间的差异也很大。因此驱动器需要根据被测试装置来特别设计，所以大部份的驱动器是以ASIC的方式来制造，相对地在测试前便需要许多的成本与时间来设计，并且较不具有重复使用的特性。

一般而言，被测试装置的输出与输入信号被称为脉冲，其主要分为三个主要要素(elements)，分别为时间长度(time)、电位(voltage)与逻辑数据(1ogical data)。如图1A所示，信号10为一连续的脉冲，包含逻辑数据1与0，逻辑数据1与0分别相应的一高电位VH与一低电位VL。逻辑数据可能有很多不同的呈现方式，例如逻辑数据1可为一个在低电位VL与高电位VH间起伏一次的信号，也就是此逻辑数据1历时为一第一时间T1，并且是在经过一第二时间T2后由低电位VL升为高电位VH，再经过一第三时间T3后由高电位VH降为低电位VL。

由于一般时脉(时间脉冲)产生器(timing generator；TG)所产生的信号周期固定，因此要产生如逻辑数据1的脉冲，一般是由一模式P(pattern)信号来提供高电位VH与低电位VL组合的信号，再结合周期为第一时间T1的主时脉MC、相差主时脉第二时间T2的第一时脉C1与相差主时脉第二时间T2加上第三时间T3的第二时脉C2来产生，其中第一时脉C1与第二时脉C2分别利用不同延迟线路(delay line)将主时脉MC延迟来产生。

据此，一般的驱动器如图1B所示，包含时脉产生器TG、模式产生器(pattern generator；PG)、可程序数据选择器(programmable dataselector；PDS)、格式控制器(format controller；FC)与电压输入器(voltageinput；VI)。其中时脉产生器TG用以产生时脉(时间脉冲)，如上述的主时脉MC、第一时脉C1与第二时脉C2。模式产生器PG用来产生各种模式(pattern)，再经由可程序数据选择器PDS将各模式转向到指定的路径，并且由格式控制器FC来产生脉冲，最后以电压输入器VI将脉冲调整在适当的电压后输出。

综合上述，测试脉冲的产生，主要需要时脉产生器TG所提供的各时脉来配合模式产生器PG的模式，交由格式控制器FC来完成，其中各时脉的产生则需要延迟线路来达成。因此当受测装置的工作时脉频率越高，延迟线路所需要延迟的时间就相对越小。然而，在高频装置(如无线电通讯芯片)的测试上，数字延迟线路(digital delay line)所能够延迟的时间往往不够小，而必需采以模拟延迟线路(analog delay line)来产生，故大部份的驱动器是以ASIC的方式来制造，而其只能提供某一特定的时脉。由于不同的受测试装置其所需要测试模式(test pattern)不同，故其相应的时脉也就需要跟着调整，ASIC亦无法达到此功能。因此，在目前测试高频装置的硬件上，存在着高成本、缺乏重复使用性与需要额外模拟电路的种种缺点，若解决上述的问题，将能大幅地降低成本与增加时效。

发明内容

基于前述测试高频装置的硬件上的缺点，本发明的一主要目的在于提供一种驱动受测电子元件的测试脉冲的产生方法与系统，该方法与系统不需要提供模拟延迟线路，便可产生高频的测试脉冲。

本发明的另一主要目的在提出一种驱动受测电子元件的测试脉冲的产生方法与系统，该方法与系统产生的测试脉冲具有重复使用的特性。

依据以上所述的目的，本发明提出一种驱动受测电子元件的测试脉冲的产生方法与系统。在决定传输时脉、频率小于传输时脉的测试时脉以及与测试时脉相应的预期连续脉冲后，依据预期连续脉冲与传输时脉来产生复数个连续数据位元，并将这些连续数据位元转换成一序列数据串流，最后将此序列数据串流依传输时脉输出，以形成相应于测试时脉的连续测试脉冲。

据此，本发明更提出一种产生驱动受测电子元件的测试脉冲的系统，包含一时脉产生器、一储存单元、一转换单元与一传输单元。由时脉产生器提供传输时脉与频率小于传输时脉的测试时脉，分别给传输单元与受测电子元件，将储存在储存单元的复数个连续数据位元经由转换单元转换成相应于传输时脉的序列数据串流后，交由传输单元依据传输时脉输出，以形成相应于测试时脉的连续测试脉冲。

附图说明

本发明相对于现有技术的优点与好处在于参考下列附图与具体实施例比较后将更容易显现，其中：

图1A为脉冲主要要素的示意图；

图1B为先前技术的功能方块示意图；

图2A为本发明的一具体实施例的流程图；

图2B为本发明的一具体实施例的输出示意图；以及

图3为本发明的另一具体实施例的功能方块示意图。

主要部份的代表符号：

C1    第一时脉

C2    第二时脉

FC    格式控制器

MC    主时脉

P     模式

PDS   可程序数据选择器

PG    模式产生器

T1    第一时间

T2    第二时间

T3    第三时间

VH    高电位

VI    电压输入器

VL    低电位

0     逻辑数据0

1     逻辑数据1

10    测试脉冲

22    预期连续脉冲

24    连续子脉冲

26    连续数据位元

41    时脉产生器

412   传输时脉

414   测试时脉

42    储存单元

422   连续数据位元

43    转换单元

44    传输单元

442   序列数据串流

444   预期连续脉冲

45    受测电子元件

具体实施方式

本发明的一些实施例会详细描述如下。然而，除了详细描述外，本发明还可以广泛地在其它的实施例施行，且本发明的范围不受限定，其以所述专利范围为准。

再者，为提供更清楚的描述及更易理解本发明，附图内各部分并没有依照其相对尺寸绘图，某些尺寸与其它相关尺度相比已经被夸张；不相关的细节部分也未完全绘出，以求附图的简洁。

为了解决先前技术在测试高频装置时，需要通过模拟延迟线路来达到数字延迟的效果，并且能使得测试装置的重用性增加，因此本发明提出一种使用高频的序列信号传输装置的串行器(serializer)来传输一连串的高频信号，利用这些高频信号来组合出测试所需要的脉冲，其中所传输的高频信号是将一组数据的连续位经串行器送出，因此可针对不同的测试脉冲提供不同的数据。

电子元件的功能测试是依据其测试时脉以一预期连续脉冲来驱动受测电子元件，此预期连续脉冲相应于受测电子元件的一测试模式(testpattern)与此测试模式所相应的测试时脉，然后再根据受测电子元件的输出脉冲来判断受测电子元件是否正常运作。据此，如图2A所示，本发明的一种驱动受测电子元件的测试脉冲的产生方法。首先，在步骤210决定一传输时脉，此传输时脉依据用以测试受测电子元件的测试时脉来决定，同时此传输时脉的频率为测试时脉的频率的倍数，并且在测试时，传输时脉以相同倍数的周期与测试时脉同步。例如测试时脉的周期为100ns，而传输时脉的周期为5ns时，则测试时脉每经过1个周期，而传输时脉在相同时间就需经过20个周期。本发明更可适用于传输时脉的周期小于1ns，使得预期连续脉冲的控制更为精准，相对地适用于受测电子元件的测试脉冲的频率也可以更高。

接下来如步骤220所示，产生多个连续数据位元，这些数据位元依据预期连续脉冲与传输时脉所产生。如图2B所示，所希望产生给受测电子元件的预期连续脉冲22相应于测试时脉TC1，其中包含有相应于逻辑数据1或逻辑数据0的各个脉冲，而各个脉冲由相应于传输时脉的连续子脉冲24中数个子脉冲所构成，而每一个子脉冲于各自的周期中都维持着相同的电位，因此依据每一个子脉冲所相应的逻辑数据便能够用来产生连续数据位元中所相应的位元的值。例如测试时脉TC1与传输时脉TC2的周期比例为8∶1，因此预期连续脉冲22中的每一个脉冲，可分别由8个连续的子脉冲来产生，每一个子脉冲所相应的逻辑数据为1或0。据此，逻辑数据1的脉冲由逻辑数据为”00111100”的8个连续的子脉冲来产生，而逻辑数据0的脉冲由逻辑数据为”110000”的8个连续的子脉冲来产生。因此，依据各脉冲所对应的逻辑数据便可以用来产生连续数据位元26，例如所产生的连续数据位元26中相应于预期连续脉冲中逻辑数据1与逻辑数据0的位元分别为”00111100”与”11000011”。换言之，传输时脉的每一周期送出相应于一数据位元的一子脉冲，此数据位元用以表示此子脉冲的逻辑数据，亦即此数据位元决定此子脉冲的电位，并且此脉冲于整个周期都维持在相同电位，据此，便可以用连续数据位元来表示相应的预期连续脉冲。

然后，如步骤230所示，依据这些连续数据位元产生多个平行的数据串流(parallel data streams)，亦即将这些连续数据位元依照顺序以间隔(interleave)的方式平均分配于这些平行的数据串流。例如，连续以多条线路传送一组复数个位元，或者不断依序读取一组复数个位元送至一储存媒体(例如缓存器、读取缓冲区、记载体)的复数个储存单元，来藉由这些多条线路或多个储存单元依照顺序以间隔(interleave)的方式传送这些连续位元组，以形成复数个连续数据串流。

再接下来，如步骤240所示，转换该复数个平行数据串流成为一序列数据串流，此序列数据串流以间隔方式反复依序由复数个平行数据串流来接收数据位元，使得所有连续的数据位元能依原顺序形成一序列数据串流。最后，如步骤250所示，预强调(pre-emphasize)并输出此序列数据串流至受测电子元件，此序列数据串流依据传输时脉依序于每一个周期输出一位所相应的子脉冲，以形成预期连续脉冲，其中子脉冲相应于复数个连续数据位元中的一位元，并且在子脉冲的周期中，可维持该位元所相应的逻辑数据所代表的电位。

此外，从上述步骤230与步骤240可知，这些连续数据位元于形成序列数据串流前，先存在于数条线路或储存单元中，如此才能将这些连续数据位元由应用于较低频率的时脉的电路或装置经应用于较高频率的时脉的序列传输装置传输出去。由于当传输时脉越高时，脉冲越容易因衰减而有漏失(loss)，因此在传输前先经过一放大装置以形成一预强调脉冲，用以降低上述的问题。

据此，本发明的一具体实施例一种产生驱动受测电子元件的测试脉冲的系统，如图3所示。测试脉冲的产生系统包含时脉产生器41、储存单元42、转换单元43与传输单元44。

如上述步骤210所述，依据受测电子元件45用来测试的测试时脉414来决定一传输时脉412，再将所希望产生的预期连续脉冲444依照传输时脉412来产生复数个连续数据位元422。测试时脉414与传输时脉412由时脉产生器41来提供，并且这些连续数据位元422储存在储存单元42。接下来，如上述的步骤230与步骤240所述，由转换单元43将这些连续数据位元422转换成为一序列数据串流442。最后，如上述的步骤250所述，再由传输单元44将此序列数据串流442依据传输时脉412以固定频率输出固定位元数，来形成可提供给受测电子元件45的预期连续脉冲444。

转换单元43与传输单元44用以将连续数据位元422依传输时脉412输出，此功能可由一串行器来达成。串行器的主要功用是将送来的较低速平行数据串流(parallel data stream)转成较高速序列数据串流(serialdata stream)。此外，本具体实施例更可包含一连续数据位元产生单元，如此预期连续脉冲可以其它形式(如程序代码、文字数据)输入，并依据测试脉冲与传输脉冲来产生连续数据位元。

据此，本发明的再一具体实施例一种用以产生驱动受测电子元件的测试脉冲的具有串行器的现场可编程门阵列(Field-ProgrammableGate Array；FPGA)。此具有串行器的现场可编程门阵列(FPGA)具有储存单元、串行器与时脉产生器，并提供可编程门阵列用以实施相关的功能电路。据此，上述的连续数据位元储存可在现场可编程门阵列(FPGA)的储存单元中，经由转换单元将连续数据位元交由串行器来传输，串行器以传输时脉来传输这些连续数据字节。时脉产生器与传输单元可实作于现场可编程门阵列(FPGA)中，亦可由外部电路来提供，并可将连续数据位元产生单元亦实作于现场可编程门阵列中。

以上所述仅为本发明的较佳实施例而已，并非用以限定本发明的申请专利权利；同时以上的描述，对于熟知本技术领域的专门人士应可明了及实施，因此其它未脱离本发明所揭示的精神下所完成的等效改变或修饰，均应包含在下述的申请专利范围中。

Claims (10)

1.一种驱动受测电子元件的测试脉冲的产生方法，其特征在于，包含：

决定一传输时脉、一预期连续脉冲以及与该预期连续脉冲相应的一测试时脉，该测试时脉用以提供给一受测电子元件，其中该传输时脉的频率大于该测试时脉的频率；

产生复数个连续数据位元，该复数个数据位元依据该预期连续脉冲与该传输时脉所产生；

转换该复数个连续数据位元成为一序列数据串流；以及

输出该序列数据串流至该受测电子元件，该序列数据串流依据该传输时脉以固定频率输出固定位数来形成该预期连续脉冲。

2.如权利要求1所述的驱动受测电子元件的测试脉冲的产生方法，其中上述的传输时脉的频率为该测试时脉的一倍数，并且该传输时脉以该倍数的周期与该测试时脉同步。

3.如权利要求1所述的驱动受测电子元件的测试脉冲的产生方法，其中上述的复数个连续数据位元的输出于该传输时脉的每一周期输出一子脉冲，该子脉冲相应于该复数个连续数据位元中的一位，并且该子脉冲于该周期维持该位所相应的逻辑数据所代表的电位。

4.如权利要求1所述的驱动受测电子元件的测试脉冲的产生方法，其中更包含一预强调的该序列数据串流，该序列数据串流于输出前经预强调后，再达到该预期连续脉冲所相应的电位。

5.如权利要求1所述的驱动受测电子元件的测试脉冲的产生方法，其中上述的复数个连续数据位元经转换成为复数个平行数据串流后，再由该复数个平行数据串流转换为该序列数据串流。

6.一种产生驱动受测电子元件的测试脉冲的系统，其特征在于，包含：

一时脉产生器，该时脉产生器用以提供一测试时脉与一传输时脉，该测试时脉用以提供给一受测电子元件，其中该传输时脉的频率大于该测试时脉的频率；

一储存单元，该储存单元用以储存复数个连续数据位元，该复数个数据位元相应于该传输时脉，并且依据相应于测试时脉的一预期连续脉冲所产生；

一转换单元，该转换单元用以从该储存单元读取该复数个连续数据位元并转换为一序列数据串流；

一传输单元，该传输单元用以输出该序列数据串流，该序列数据串流依据该传输时脉以固定频率输出固定位数来形成该预期连续脉冲。

7.如权利要求6所述的产生驱动受测电子元件的测试脉冲的系统，其中上述的传输时脉的频率为该测试时脉的一倍数，并且该传输单元将该传输时脉以该倍数的周期与该测试时脉同步。

8.如权利要求6所述的产生驱动受测电子元件的测试脉冲的系统，其中上述的复数个连续数据位元的输出于该传输时脉的每一周期由该输出单元输出一子脉冲，该子脉冲相应于该复数个连续数据位元中的一位，并且该子脉冲于该周期维持该位所相应的逻辑数据所代表的电位。

9.如权利要求6所述的产生驱动受测电子元件的测试脉冲的系统，其中上述的复数个连续数据位元经转换成为复数个平行数据串流后，再由该复数个平行数据串流转换为该序列数据串流。

10.一种用以产生驱动受测电子元件的测试脉冲的具有串行器的现场可编程门阵列(FPGA)，其特征在于，包含：

一具有串行器的现场可编程门阵列的装置，用以提供一测试时脉与一传输时脉，分别提供给一受测电子元件与一串行器，以及用以储存相应于该传输时脉与依据相应于该测试时脉的一预期连续脉冲所产生的复数个连续数据位元其中该传输时脉的频率大于该测试时脉的频率；

一转换单元，该转换单元读取已储存的该复数个连续数据位元并交由该串行器输出，并且该复数个连续数据位元依据该传输时脉由该串行器以固定频率输出固定位数来形成该预期连续脉冲。

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