CN1248002C - 半导体芯片及使用该半导体芯片的自动测试系统 - Google Patents

半导体芯片及使用该半导体芯片的自动测试系统 Download PDF

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Abstract

公开了一种在自动测试设备内使用的插脚片电路系统。该插脚片电路包括采用CMOS技术实现的部分和采用双极型技术实现的部分。CMOS部分包括：多个定时信号发生器电路、用于产生表示模拟基准电平的数字比特流的数字∑-Δ调制器电路系统、以及可编程数字信号处理电路系统。双极型部分包括驱动器/接收器通道、参数测量单元以及解码器电路系统。解码器电路系统根据调制器电路系统产生的数字比特流产生模拟基准电平。驱动器/接收器通道和参数测量单元使用模拟基准电平；并且数字信号处理电路系统用于对参数测量单元产生的电平进行监测和控制。与传统插脚片电路系统比较，本发明所披露的插脚片电路系统的优势在于可以减小尺寸并降低成本。

Description

半导体芯片及使用该半导体芯片的自动测试系统
技术领域
本发明一般地涉及模拟基准信号的生成，更具体地说，本发明涉及在对模拟基准电平编程的自动测试设备。
背景技术
自动测试设备(也称为“测试器”)广泛用于测试半导体装置、印刷电路板以及其它电子部件和组件。许多测试器、尤其是那些用于测试半导体装置的测试器采用“插脚片结构”。这类测试器通常包括多个插脚片电路，各插脚片电路分别连接到受测装置(DUT)的各插脚。此外，各插脚片电路通常包括用于在DUT上的相关插脚上产生信号并对产生的信号进行测量的电路。
典型的测试器可以在几百到几千个插脚上产生信号并对产生的信号进行测量，各插脚具有自己的插脚片电路。这意味着在测试器内将插脚片电路复制几百次或几千次。因此，测试器使用有效利用面积和有效利用成本的电路非常重要。
此外，在进行典型测试期间，通常需要改变各插脚片电路使用的一个或几个模拟基准电压电平。尤其在对DUT的驱动电平和接收电平进行参数测试时需要这样做。
例如，可以产生序列基准电压电平，并且将产生的序列基准电压电平送到插脚片电路的某个部分。如果基准电压电平变化的产生和传送步骤需要大量的时间，则完成整个测试过程的时间就会非常长，尤其是在测试过程要求产生数百个不同基准电压的电平序列时。测试器传送所需要的基准电压电平变化并迅速产生新的基准电压电平就非常重要。
然而，插脚片电路必须产生高精度信号并对产生的信号进行高精度测量。例如，插脚片电路产生的信号精度低或对产生信号测量的精度低都会影响测试结果的精度。此外，插脚片电路产生并测量的信号和电平必须适合于被测试的半导体装置。
满足这些要求的一种方法是，组合使用不同的元件技术来设计插脚片电路。例如，组合使用CMOS元件技术和双极型元件技术设计插脚片电路。
主要因为CMOS元件要求的功率低，所以CMOS成为许多计算机和电子装置设计者的一项选择技术。因此，CMOS元件得到广泛应用并且相对价廉。此外，因为要求计算机和电子装置的运算速度更快、体积更小，所以这些年来显著地减小了CMOS元件的尺寸。因此，在利用CMOS技术设计插脚片电路部分过程中努力使该电路成本更低、更小型化。
然而，采用CMOS技术进行电路设计的一个缺点在于，会产生不稳定和不可预测的定时特性。例如，我们会发现对于相同的CMOS电路的定时特性会随元件的不同而不同。
此外，CMOS元件的定时特性还随温度发生变化。例如，随着CMOS元件处理的信号频率的增加，一般地也会增加CMOS元件的需用功率，这样会引起元件发热。温度增高会对通过CMOS元件的传播延迟产生影响。
通常，CMOS技术的此缺点不会严重影响大多数计算机和电子装置的性能，因为这些装置内的CMOS电路通常与内部时钟同步。这种同步设计技术经常应用于提高电子装置的稳定性和可预测性。
尽管插脚片电路的某些部分也可以与测试器内的时钟同步，但是插脚片电路的其它部分的定时不能同样实现同步。例如，插脚片电路在DUT的各插脚产生并测量信号的时间是由DUT确定的，而不是由测试器的内部时钟确定的。
因此，当在插脚片电路内使用CMOS技术实现产生定时信号的电路系统时，通常使用已知的补偿技术来提高CMOS电路的定时特性。在美国马萨诸塞州的TERADYNE公司的第08/510,079号美国专利申请中对这种补偿技术进行了说明。
CMOS技术有时不用于实现插脚片电路的信号产生部分的另一个原因是，CMOS电路的驱动能力一般较低。
由于这些原因，所以在传统测试器内，经常采用双极型技术来实现插脚片电路的信号产生与测量部分。通常，采用双极型技术制造的电路的定时特性比CMOS电路的定时特性更稳定、更可预测。此外，双极型电路可以驱动和测量的信号的功率电平比CMOS电路可以驱动和测量的信号的功率电平高。
图1示出这种传统测试器100。测试器100包括：测试系统控制器110，测试系统控制器110包括专用计算机；以及存储器124，用于存储测试结果和控制测试器100所需的信息。通常，利用CMOS技术实现测试系统控制器110和存储器124。这是因为测试系统控制器110和存储器124通常与测试系统时钟同步。此外，测试系统控制器110和存储器124均不需要驱动或接收高功率电平信号。
测试器100还包括多个插脚片电路114，插脚片电路114在DUT112的各插脚产生并测量信号，DUT 112可以是分立半导体器件或者是半导体晶片上的多个芯片之一。
各插脚片电路114通常具有利用CMOS技术或双极型技术实现的部分。例如，插脚片电路114包括采用CMOS技术实现的定时信号发生器116。这样，通常利用上述补偿技术来改善CMOS电路的定时特性。定时信号发生器116根据测试系统控制器110输出的命令产生定时信号，用于确定驱动器/接收器通道118在DUT 112的各插脚驱动或测量数字信号的时间。
通常采用双极型技术实现插脚片电路114内的驱动器/接收器通道118。这样可以确保驱动器/接收器通道118有能力在适当时间在DUT112的各插脚驱动并测量数字信号。
测试系统控制器110用于控制插脚片电路114的两条信息指示：由驱动器/接收器通道118送到DUT 112的高逻辑电平值和低逻辑电平值；以及驱动器/接收器通道118从正常运行的DUT 112接收的高逻辑电平值和低逻辑电平值。
具体地说，插脚片电路114包括通常利用分立模拟电路系统实现的基准电压源122。基准电压源122为驱动器/接收器通道118提供多个基准电压。因此，测试系统控制器110向驱动器/接收器通道118提供表明使用哪个基准电压作为高逻辑电平和低逻辑电平的信息。
插脚片电路114还包括参数测量单元(PMU)120，通常采用双极型技术和分立模拟电路系统实现参数测量单元120。驱动器/接收器通道118产生数字信号并进行测量，而PMU 120则产生DC电平并进行测量。
基准电压源122还将多个基准电压送到PMU 120。因此，测试系统控制器110为PMU 120提供指示在DUT 112的各插脚产生并测量DC电平时使用哪个基准电压的信息。
在典型测试配置中，在某个时间仅激活插脚片电路114内的驱动器/接收器通道118或PMU 120。因此，通常采用开关或继电器来保持驱动器/接收器通道118与PMU 120互相隔离。
我们已经认识到插脚片电路内使用的分立模拟电路系统占据插脚片电路尺寸的主要部分和主要成本。因为测试器可以包括数千个插脚片电路，所以减少所使用的分立模拟电路系统的数量会大大改变测试器的尺寸和成本。
我们还认识到，另一个占据插脚片电路尺寸的主要部分和主要成本的是插脚片电路内使用的IC的尺寸。
因此，希望具有一种尺寸小、成本低又可以成功测试电子装置或电子组件的测试器。而且，还希望采用插脚片结构实现尺寸小、成本低的测试器。
发明内容
考虑到上述背景，本发明的一个目的就是减小测试器的尺寸并降低测试器的成本。
本发明的另一个目的是增加采用低成本CMOS技术实现的插脚片电路系统的数量。
本发明的又一个目的是减小插脚片电路系统内使用的IC的尺寸。
根据本发明的上述目的，提供了一种适用于自动测试系统的半导体芯片，该半导体芯片具有至少一个输出焊盘，并包括：多个调制电路，每个调制电路具有控制输入端和输出端，其中每个调制电路在其输出端产生相应的数字比特流，该数字比特流代表调制电路的控制输入端的值；以及具有多个输入端和输出端的合并电路，其中合并电路的每个输入端与调制电路的输出端连接，而合并电路的输出端与输出焊盘连接，和其中合并电路根据其多个输入端的各数字比特流，在其输出端形成数字比特流。
根据本发明的上述目的，还提供了一种包括上述的半导体芯片的自动测试系统，该自动测试系统进一步包括第二半导体芯片，所述第二半导体芯片包括：形成在其上的至少一个驱动器/接收器通道，该驱动器/接收器通道具有多个基准输入端；和具有一个输入端和多个输出端的合并解除电路，其输入端与合并电路连接，而其输出端承载有从所述数字比特流分离的数字信号；以及多个转换电路，每个都具有与合并解除电路的输出端相连的数字输入端和与驱动器/接收器通道的基准输入端相连的模拟输出端。
通过提供具有多个插脚片电路的测试器可以实现本发明的上述以及其它目的，每个插脚片电路分别包括采用CMOS技术实现的电路系统和采用双极型技术实现的电路系统。在优选实施例中，CMOS电路系统包括多个数字∑-Δ调制器，各数字∑-Δ调制器分别产生代表模拟基准电压电平序列的比特流；而双极型电路系统包括多个数字∑-Δ解码器，各数字∑-Δ解码器接收各数字∑-Δ调制器输出的比特流，并将比特流转换为模拟基准电压电平序列。然后，将各模拟基准电压电平序列送到诸如驱动器/接收器通道和/或参数测量单元的电路系统。
根据本发明的一个特征，数字∑-Δ调制器电路系统包括用于将多个比特流合并到有限数目的线路的电路系统。根据本发明的另一个特征，数字∑-Δ解码器电路系统包括用于将多个比特流从有限数目的线路分离的电路系统。
在另一个实施例中，将串行比特流送到集成电路芯片。接着，使用集成电路芯片上的电路系统将此串行比特流分离为多个分离的比特流。然后，利用分离的比特流为集成电路芯片内的驱动器/接收器电路系统产生模拟基准电平。
根据本发明的一个特征，采用双极型技术实现集成电路芯片。
在又一个实施例中，为半导体晶片设置多个芯片。接着，利用在集成电路芯片内实现的驱动器/接收器电路系统对各芯片进行测试，从而识别有效芯片。然后，对有效芯片进行封装。
根据本发明的一个特征，为驱动器/接收器电路系统提供根据数字比特流产生的基准电平。
通过对如下说明和附图进行研究，本发明的进一步的目的和优点将变得更加明显。
附图说明
通过参考以下更详细的说明和附图，可以更好地理解本发明，附图包括：
图1是采用插脚片结构的传统测试器的方框图；
图2是根据本发明的插脚片电路的部分方框图；
图3是图2所示的插脚片电路的各部分的详图；
图4是图2所示的插脚片电路内的解码器电路的原理图；以及
图5是用于说明图4所示的解码器电路的运行的时序图。
具体实施方式
图2示出的是根据本发明的插脚片电路214的部分方框图。将插脚片电路214结合采用插脚片结构的测试器(例如图1所示的测试器100)内。
因此，在测试器内，插脚片电路214将通常被复制数百次或数干次。此外，插脚片电路214的各复制品通常用于在受测装置(DUT)(例如：图1所示的DUT 112)的各插脚产生并测量信号。
因为，通常在测试器内将插脚片电路214复制多次，所以尽可能减小插脚片电路214的尺寸并降低插脚片电路214的成本在经济方面会有很强的刺激作用。然而，必须以不对插脚片电路214产生和测量的信号产生不利影响的方式减小插脚片电路214的尺寸并降低插脚片电路214的成本。
为此，优选采用合并电路技术实现插脚片电路214。插脚片电路214具体包括采用CMOS技术实现的部分240和采用双极型技术实现的部分242。通常，采用CMOS技术实现的电路系统可以相对实现小型化、低成本、低功率。此外，采用双极型技术实现的电路通常具有优良的定时特性和驱动能力。例如，发射极耦合逻辑电路(ECL)提供大多数插脚片电路应用过程要求的速度和驱动。以此方式，可以减小插脚片电路214的尺寸并降低插脚片电路214的成本，同时又保持产生和测试高精度的信号。
CMOS部分240包括定时信号发生器216的几个复制品，定时信号发生器216通常产生定时信号或“界定”测试周期开始之后的拟定时间量。因为为了实现专用功能每个定时信号发生器216受控于测试系统控制器(如图1所示的测试系统控制器110)，所以存在几个定时信号发生器216的复制品。
例如，可以控制一个定时信号发生器来启动测试信号的产生过程，而控制另一个定时信号发生器来停止测试信号的产生过程。同样，可以控制又一个定时信号发生器来启动接收信号的测量过程，而控制另又一个定时信号发生器来停止信号测量过程。
CMOS部分240还包括数字∑-Δ调制器(DΣΔM)电路系统226，数字∑-Δ调制器(DΣΔM)电路系统226还受控于测试系统控制器110并优选地用于产生与插脚片电路214使用的串行基准电压有关的数据。以下将详细说明采用DΣΔM电路系统226产生基准电压的一种新颖方法。
CMOS部分240可以包括具有可以与测试器的内部时钟(未示出)同步的后续部分的电路系统(未示出)。例如，定时信号发生器216、DΣΔM电路系统226以及数字信号处理装置280通常包括可以与内部测试系统时钟同步的电路系统(未示出)。因此，CMOS电路的定时特性发生变化时通常不会严重影响插脚片电路214的CMOS部分240内的此电路系统。诸如插脚片电路214的温度发生变化或插脚片电路214所处理的信号的频率发生变化等因素会引起定时特性发生变化。
然而，CMOS部分240还可以包括不能同样与内部测试系统时钟同步的电路系统(未示出)。例如，通常要求定时信号发生器216产生由DUT定时信号规定的时间边缘，而不是产生仅由内部测试系统时钟确定的时间边缘。为此，在定时信号发生器216内优选采用已知的补偿技术来改善CMOS电路的定时特性。以此方式，定时信号发生器216、DΣΔM电路系统226以及数字信号处理装置280可以从减小插脚片电路214的尺寸、成本以及功率受益，而不会受CMOS部分240的定时特性发生变化的严重影响。
插脚片电路214中的双极型部分242包括：驱动器/接收器通道218、参数测量单元(PMU)220、以及数字∑-Δ解码器(DΣΔD)电路系统228。
将CMOS部分240内的定时信号发生器216产生的信号边缘送到双极型部分242内的驱动器/接收器通道218。驱动器/接收器通道218包含用于在DUT 112的插脚产生并测量数字信号的驱动器与比较电路系统(分别参见图3中的参考标号352和354)。
同样，将CMOS部分240内的DΣΔM电路系统226产生的数据送到双极型部分242内的DΣΔD电路系统228。如上所述，此数据与插脚片电路214使用的基准电压有关。
此外，DΣΔM电路系统226产生的数据优选为串行比特流形式。这是因为插脚片电路214的CMOS部分240和双极型部分242优选作为定制的IC实现；并且，我们已经认识到通过将IC插脚的数目减少到最少，可以降低定制IC的成本。因此，利用1比特宽的线路244，DΣΔM电路系统226将数据送到DΣΔD电路系统228，这样在采用CMOS部分240的IC上仅需要一个输出焊盘(未示出)，而在采用双极型部分的另一个IC上仅需要一个输入焊盘(未示出)。
利用DΣΔM电路系统226送到线路244上的数据，DΣΔD电路系统228将多个基准电压送到驱动器/接收器通道218和PMU 220。当在DUT的插脚产生并测量信号时，驱动器/接收器通道218使用这些基准电压中选择的一个基准电压作为高逻辑电平和低逻辑电平。
DΣΔD电路系统228将多个基准电压，优选将20个基准电压送到驱动器/接收器通道218。这是因为，通常是在具有10个基准电压的双通道配置中实现插脚片电路214。此外，插脚片电路214通常用于测试采用不同技术实现的、根据不同逻辑电平运行的半导体装置。测试系统控制器110将控制信号提供到驱动器/接收器通道218，该控制信号指出对于不同的DUT技术，用哪个基准电压作为高逻辑电平和低逻辑电平。
PMU 220还使用从DΣΔD电路系统228产生的基准电压中所选择的基准电压。驱动器/接收器通道218使用基准电压来定义数字信号的高逻辑电平和低逻辑电平，而PMU 220使用基准电压以在DUT 112的插脚产生并测量DC电平。测试系统控制器110还将控制信号送到PMU 220，该控制信号指出使用哪个基准电压产生并测量所要求的DC电平。
尽管图2示出驱动器/接收器通道218和PMU 220通过同一条线路将信号和电平送到DUT 112的插脚的输出，显然，一次只能激活一个输出，并且事实上不存在对此线路的争用问题。因此，测试系统控制器110优选对用于在测试期间将驱动器/接收器通道218与PMU 220互相隔离的开关或继电器(未示出)进行控制。
图3示出DΣΔM电路系统226、DΣΔD电路系统228以及驱动器/接收器通道218的详图。
DΣΔM电路系统226包括多个DΣΔM 330。正如本领域的技术人员所公知的那样，DΣΔM是一种简单的、高度非线性的算法，它可以由数字电路系统实现，并可以用于再量化高分辨率数字输入信号，这样就可以以更高的采样率、低保真度损失来将它们表示为低分辨率数字。在本发明中使用DΣΔM的一个原因是，可以容易地采用已知的技术，将DΣΔM与在插脚片电路214的CMOS部分240内的其它电路集成在一起。
诸如1位数模转换器的低分辨率、高速数模(数字到模拟)开关335(参考图3)可以用于再生多个基准电压，供驱动器/接收器通道218和PMU 220使用。即使在双极型工艺中，仍可以在最小面积内容易地制造这些数模转换器。因此，高分辨率数字输入信号的这种低分辨率表示方法会获得一种有效利用面积、有效利用成本在插脚片电路214的双极型部分242再生多个、模拟转换的基准电压的方法。
在图3所示的说明性实施例中，在DΣΔM电路系统226内示出多个DΣΔM330。这是因为驱动器/接收器通道218如所示那样具有驱动器电路系统352，用于将测试信号送到DUT 112和比较器电路系统354，以测量由DUT 112产生的信号。驱动器电路系统352向DUT 112提供与所选择的高逻辑电压VR1和所选择的低逻辑电压VR2一致的数字信号和电平送到DUT 112。同样，比较器电路系统354向测试系统控制器110提供用所选择的逻辑高阈值电压VR3和所选择的低逻辑阈值电压VR4所得到的测量输出。因此，多个DΣΔM330用于产生基准电压VR1、VR2、VR3和VR4。
显然，DΣΔM电路系统226内的DΣΔM330的数目与D∑ΔD电路系统228提供的基准电压的数目相同。在优选实施例中，因为UΣΔD电路系统228提供20个基准电压，所以DΣΔM电路系统226优选包括20个DΣΔM330。
各DΣΔM330接收由测试系统控制器110提供的作为输入的转换常数值序列。在与此调制器330有关的基准电压输出VR1、VR2、...或VR20的某个时间周期内，各常数值与要求的DC电平对应。在DΣΔM330的输入端改变常数值会引起DΣΔM330提供的数字发生变化。然后，将这些数字进行解码、转换为模拟电平，并通过DΣΔD电路系统228进行滤波，这样在DΣΔD电路系统228的输出端就可以获得新DC电平。将DΣΔD电路系统228的各输出端连接到分配给驱动器/接收器通道218或PMU 220的基准电压输入端。由此可见，在对测试系统控制器110进行编程期间，测试器操作员就可以对基准电压进行规定。
然后，采用已知技术的DΣΔM330对位于各DΣΔM330的输入端的常数值序列进行采样并转换为过采样的、噪声整形的、脉冲-密度调制(ONPDM)的输出信号，该输出信号优选为其频率为过采样时钟(未示出)频率的1比特宽的输出流。通常，DΣΔM产生的ONPDM信号的特征是这样的，即在给定时间周期内ONPDM信号内的数字脉冲的密度等于在相同时间周期内位于DΣΔM输入端的平均值。因此，在DΣΔM330所产生的ONPDM输出信号的平均脉冲密度等于在它们的输入端的常数值。
此外，各DΣΔM330对要求的模拟转换基准电压的高分辨率数字表示进行采样，并在其输出端以数倍于输入信号的奈奎斯特采样频率的速率提供过采样的、噪声整形的低分辨率数字比特流。这是因为，当提高输出采样率时，再量化期间产生的大多数噪声的频率在模拟低通滤波器338(如图3A所示)的通频带之上。由于将多数再量化噪声功率的频谱整形为高频，所以在模拟低通滤波器338的输出端出现的噪声低。产生其噪声被转移到更合乎要求的频谱的更高速率输出数据流的这种方式通常被称为“噪声整形、过采样”。
在优选实施例中，各DΣΔM330以5MHz的采样率产生输出采样，这样就使得信号频率的表示在2.5MHz的奈奎斯特限制之内。如果所设计的模拟低通滤波器338具有在10KHz之后陡峭滚降的通频带，则过采样带宽与模拟输出带宽的比为250比1，因此足以提供具有要求噪声电平的模拟输出信号。
如上所述，通过将IC上的插脚数减少到最少，可以降低定制IC的成本。为此，将DΣΔM330产生的ONPDM输出送到复用器332，在1比特宽线路244上，复用器332产生DΣΔM330输出的输出的时间复用序列。
具体地说，DΣΔM330优选同步地采样输入端的值。因此，各DΣΔM330产生的输出流中的各位以同步方式出现在复用器332的输入端。此外，由计数器334顺序选择复用器332的各输入端。以此方式，可以以序列方式将DΣΔM330产生的输出流中的各个比特接入1比特宽线路244。
如上所述，DΣΔM电路系统226优选包括20个DΣΔM330。这意味着为了将20个PDM输出端合并到线路244上，复用器332优选具有20个输入端。此外，计数器334顺序选择复用器332的20个输入端。以此方式，可以以序列方式将20个DΣΔM330产生的输出流中的各位接入1比特宽线路244。
对测试系统控制器110进行编程来控制DΣΔM330和计数器334以确保计数器334仅在新一组20比特在复用器332的各输入端有效时通过整个循环进行计数。因此，计数器334的时钟频率必须是DΣΔM330采样率的20倍。采用5MHz的优选采样频率，就意味着计数器334的时钟频率必须为100MHz。
然后，将线路244上的合并输出流送到DΣΔD电路系统228内的移位寄存器337。移位寄存器337用于将20个DΣΔM330产生的输出流与线路244上的合并输出流分开。此外，对测试系统控制器110进行编程以控制将线路362上的时钟信号和线路364上的同步信号施加到移位寄存器337。
具体地说，在线路362上施加到移位寄存器337的时钟信号的频率必须等于计数器334的时钟频率。例如，施加到计数器334的100MHz的时钟会导致复用器332在线路244上以100MHz频率产生比特流。这意味着为了一次能将20比特移位到20个寄存器336，移位寄存器337还必须以100MHz的速率进行计时。此外，每当在寄存器336内可以使用新一组20比特时，寄存器336的输出端被激活并且将20个数据脉冲同步送到20个相同的同步门电路339。这样，就可以将各DΣΔM330产生的比特流送到各门电路339。
测试系统控制器110将线路366上的窗信号送到各门电路339。窗信号优选为使边缘定时精度最高的差分信号。为此，所示的线路336为2比特宽线路。此外，使用窗信号和门电路339来控制数据脉冲的宽度，并可以确保各比特流中的数据脉冲具有足够间隔，以使稳定时间不影响数据脉冲的宽度。
接着，门电路339将数据流送到各数模转换器335。数模转换器335将数字数转换为有噪声形式的所期望DC电平。利用模拟低通滤波器338对数模转换器335的模拟输出进行低通滤波，这样就可以去除大多数噪声。应该注意，本发明并不要求专门实现的低分辨率数模转换器335和模拟滤波器338。
然后，将滤波器338产生的基准电压VR1至VR20送到驱动器/接收器通道218内的选择电路系统350。对测试系统控制器110进行编程以控制选择电路系统350，这样就可以将正确的基准电压送到驱动电路系统352和比较器354。例如，对选择电路系统350进行控制以将基准电压VR1和VR2送到驱动电路系统352，利用定时发生器216提供的定时边缘产生数字测试信号。该数字测试信号的逻辑高电平等于VR1而其逻辑低电平等于VR2，然后通过后匹配(back-match)电阻器356送到DUT112。
类似地，控制选择电路350向比较器354提供基准电压VR3和VR4，比较器354相对于基准电压比较或测量由DUT 112产生的信号。DUT信号可以与等于VR3的高逻辑阈值电压和等于VR4的低逻辑阈值电压比较。然后比较器354将测量的结果传送给测试系统控制器110以进行后续的分析。
应当说明，基准电压VR1到VR4可以类似地提供给PUM 220中包含的选择电路(未示出)。因此测试系统控制器110将被编程以控制该选择电路，将合适的基准电压施加到PUM 220中的DC电平发生和测量电路系统中。
图4示出DΣΔD电路系统228的原理图。尤其通过线路244将复用器332产生的100MHz比特流送到移位寄存器337内的第一寄存器336-1。寄存器336-1至寄存器336-20中的各寄存器优选包括利用传统D触发器实现的寄存器470和寄存器472。此外，如图4所示，顺序连接各寄存器470。
如上所述，为了将线路244上比特流中的20比特移位到20个寄存器336，移位寄存器337优选以100MHz速率进行计时。因此，将100MHz时钟送到线路362上的各寄存器470。此外，每当在各寄存器470内新一组20比特有限时，将同步信号施加到线路364上，这样就可以将此20比特锁存到各寄存器472内。因为优选将各20比特组以100MHz的速率计时到寄存器470，所以以5MHz的速率将同步信号施加到线路364。
然后，将锁存在寄存器472内的各位组送到采用传统“与”门配置实现的同步门电路339。以下将参考图4所示的时序图说明同步门电路339的运行过程。
例如，图5示出与一个同步门电路339相连的线路474(如图4所示)上的串行数据脉冲。此串行数据脉冲与D∑ΔM330之一产生的比特流对应。此外，因为各DΣΔM330优选以5MHz的采样频率对其输入端的数值进行采样，所以线路474上的个数据脉冲的宽度为200η秒。因此，在时间1与200η秒之间产生逻辑值为“1”的数据位；在时间200η秒与400η秒之间产生逻辑值为“0”的数据位；而在时间400η秒与600η秒之间产生逻辑值为“1”的数据位。
图5还示出线路366上的窗信号。如上所述，窗信号优选为差分信号。因此，图4所示的线路366是与各同步门电路339的两个输出端相连的2比特宽线路。
我们认识到通过准确控制寄存器472提供的数据脉冲的宽度和间隔可以提供精度。为此，同步门电路339将线路474上的数据与线路366上的窗信号同步。然后，将线路476上的同步数据(如图4所示)送到滤波器338。
如图5所示，线路476上的数据脉冲的宽度等于线路366适当脉冲的宽度；并且线路476上相邻两个数据脉冲的最小间距等于线路366上两个脉冲之间的间距。此外，如果寄存器472将逻辑值为“1”的数据位送到同步门电路339，则同步门电路339将固定宽度的脉冲送到滤波器338。另一方面，如果寄存器472将逻辑值为“0”的数据位送到同步门电路339，则同步门电路339不向滤波器338发送脉冲。最后，滤波器338将这些数据比特流由PDM信号转换为常数值等于要求的DC基准电压VR1至VR20的PCM信号。
尽管对一个实施例进行了说明，但是还可以实现各种替换实施例和变换实施例。例如，如上所述，插脚片电路具有CMOS部分和双极型部分，定时信号发生器和DΣΔM调制器电路系统位于CMOS部分，而DΣΔD解码器电路系统、驱动器/接收器通道以及PMU位于双极型部分。然而，这仅是说明性实例。插脚片电路在CMOS部分和双极型部分内可以配置不同的电路块。
例如，DΣΔD解码器电路系统可以包括在CMOS部分内。这样就不需要利用复用器和计数器将多个比特流合并，也不需要利用移位寄存器将比特流分离。此外，这会要求相应的IC具有更多的插脚用于将基准电压从CMOS IC内的DΣΔD解码器电路系统送到双极型IC内的驱动器/接收器通道和PMU，这样就可以使系统成本更低并有效利用面积。
再有，在驱动器/接收器通道中的选择电路可完全去掉，而将基准电压直接送到驱动器和比较器电路。
此外，在此描述的DΣΔM调制器优选为二阶调制器。然而，在进行低通滤波之后，可以使用更高阶的调制器进一步降低基准电压内的残留噪声。因为更高阶的调制器通常要求进行更高阶的模拟滤波，所以预计会增加整个电路的复杂程度，因此会降低面积和成本的有效性。
因此，本发明仅由所附权利要求的精神和范围来限定。

Claims (6)

1.一种适用于自动测试系统的半导体芯片，该半导体芯片具有至少一个输出焊盘，并包括：
多个调制电路，每个调制电路具有控制输入端和输出端，
其中每个调制电路在其输出端产生相应的数字比特流，该数字比特流代表调制电路的控制输入端的值；以及
具有多个输入端和输出端的合并电路，
其中合并电路的每个输入端与调制电路的输出端连接，而合并电路的输出端与输出焊盘连接，和
其中合并电路根据其多个输入端的各数字比特流，在其输出端形成数字比特流。
2.根据权利要求1所述的半导体芯片，
其中利用CMOS技术实现此芯片。
3.根据权利要求1所述的半导体芯片，
该半导体芯片进一步包括多个定时信号发生器电路，各定时信号发生器电路具有控制输入端和输出端，在根据控制输入端的值确定的时间，在输出端有一信号，并且
其中将定时信号发生器电路的输出端连接到半导体芯片的输出焊盘。
4.根据权利要求1所述的半导体芯片，
其中调制电路为数字∑-Δ调制器。
5.一种包括根据权利要求1所述的半导体芯片的自动测试系统，
该自动测试系统进一步包括第二半导体芯片，所述第二半导体芯片包括：
形成在其上的至少一个驱动器/接收器通道，该驱动器/接收器通道具有多个基准输入端；和
具有一个输入端和多个输出端的合并解除电路，其输入端与合并电路连接，而其输出端承载有从所述数字比特流分离的数字信号；以及
多个转换电路，每个都具有与合并解除电路的输出端相连的数字输入端和与驱动器/接收器通道的基准输入端相连的模拟输出端。
6.根据权利要求5所述的自动测试系统，
其中采用CMOS技术实现根据权利要求1所述的半导体芯片，采用双极型技术实现第二半导体芯片。
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