JP2006013800A - Ａ／ｄ変換器の検査装置及びａ／ｄ変換器の検査方法 - Google Patents

Abstract

【課題】高精度の検査を短時間で実施する安価なＡ／Ｄ変換器の検査装置及び検査方法を提供する。
【解決手段】本発明のＡ／Ｄ変換器の検査装置は、第１のクロックでテストデータを発生する入力コード発生器と、テストデータをＤ／Ａ変換し被測定Ａ／Ｄ変換器に入力するＤ／Ａ変換器と、被測定Ａ／Ｄ変換器を駆動する、第１のクロックのｎ倍（ｎは２以上の正整数）の周波数の第２のクロックを発生する第２のクロック発生器と、被測定Ａ／Ｄ変換器の出力データを第２のクロックで取り込み、ｎ個の測定データの平均値を算出する平均値算出部と、第１のクロックで平均値算出部の出力データを入力し、被測定Ａ／Ｄ変換器の良否を判断する判断部と、を有する。
【選択図】図１

Description

本発明は、Ａ／Ｄ変換器の検査装置及びＡ／Ｄ変換器の検査方法、特にＡ／Ｄ変換器の微分直線性誤差及び／又は積分直線性誤差の特性を検査するＡ／Ｄ変換器の検査装置及びＡ／Ｄ変換器の検査方法に関する。

従来、被測定Ａ／Ｄ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ）変換器の出力の測定は、被測定Ａ／Ｄ変換器の出力が１ＬＳＢ変化する毎に被測定Ａ／Ｄ変換器への入力の変化量を求め、被測定Ａ／Ｄ変換器への入力変化量の理想値との差により被測定Ａ／Ｄ変換器の微分直線性誤差の測定を行ってきた（例えば、特許文献１参照。）。また、一度の測定にて精度が出ない時には測定を繰り返し、演算により平均することにより雑音成分を除去し、測定精度を向上させるという方法がなされていた。

特開昭６１−１３７４２９号公報に、従来例のＡ／Ｄ変換器の検査装置が開示されている。図９〜図１２を用いて、従来例のＡ／Ｄ変換器の検査装置及び検査方法を説明する。図９は従来例の検査装置の構成を示す図である。図９において、１０１は入力コード発生器、１０２は入力コード発生器１０１の動作速度を決定するクロックＡを出力するクロック発生器Ａ、１０３は入力コード発生器１０１のコードの入力を受け、電位に変換するＤ／Ａ変換器、１０４はＤ／Ａ変換器１０３の出力波形、１０５は被測定Ａ／Ｄ変換器、１１１は被測定Ａ／Ｄ変換器１０５の出力コードを測定するデジタルキャプチャ、１１３は判断部である。従来例の検査装置は、入力コード発生器１０１、クロック発生器Ａ１０２、Ｄ／Ａ変換器１０３、デジタルキャプチャ１１１及び判断部１１３で構成される。入力コード発生器１０１、被測定Ａ／Ｄ変換器１０５、及びデジタルキャプチャ１１１はクロックＡに同期して動作する。

入力コード発生器１０１は、クロック発生器Ａ１０２が出力するサンプリング周波数に同期して、デジタル値の入力コードを出力する。Ｄ／Ａ変換器１０３は、入力コード発生器１０１の出力した入力コードを入力し、Ｄ／Ａ変換して電位１０４を出力する。入力コード発生器１０１が発生する入力コードにより、Ｄ／Ａ変換器１０３の出力は、被測定Ａ／Ｄ変換器１０５の最小入力電位以下から最大入力電位以上まで変化する。被測定Ａ／Ｄ変換器１０５は、Ｄ／Ａ変換器１０３の出力電位を入力し、オール０の出力コードからオール１の出力コードまで順次出力する。
被測定Ａ／Ｄ変換器１０５は、Ｄ／Ａ変換器１０３の出力信号を入力し、出力コードを出力する。デジタルキャプチャ１１１は被測定Ａ／Ｄ変換器１０５の出力コードを取り込む。判断部１１３は、デジタルキャプチャ１１１が取り込んだ出力データを下記の方法で複数回平均し、平均値に基づいて被測定Ａ／Ｄ変換器１０５の良否を判断する。被測定Ａ／Ｄ変換器１０５の良否を判断する基準は任意である。

被測定Ａ／Ｄ変換器１０５の出力コード１ＬＳＢに相当する被測定Ａ／Ｄ変換器１０５の入力電位変動をつくるＤ／Ａ変換器１０３の出力変動は、複数の入力コードの変化にて生じている。例えば、被測定Ａ／Ｄ変換器１０５の１ＬＳＢに相当する被測定Ａ／Ｄ変換器１０５の入力電位変動をつくるためにＤ／Ａ変換器１０３の入力コードは４ＬＳＢの変化が必要とすれば、Ｄ／Ａ変換器１０３の入力ビット数は被測定Ａ／Ｄ変換器１０５の出力ビット数より少なくとも２ビット多く必要となる。

図１０に、Ｄ／Ａ変換器の出力電位１０４（Ａ／Ｄ変換器の入力ランプ波形）の拡大図を示す。Ｄ／Ａ変換器１０３の入力ビット数が被測定Ａ／Ｄ変換器１０５の出力ビット数より２ビット以上多く、被測定Ａ／Ｄ変換器１０５の１コードあたり、Ｄ／Ａ変換器１０３の入力コード数が４である場合を説明する。被測定Ａ／Ｄ変換器１０５のコードを例えばＡとすると、図１０に示すようにコードＡを発生させるＤ／Ａ変換器１０３の出力であるランプ波形は４つの階段部分（Ａ（１）〜Ａ（４））に相当する。雑音の影響を受けなければ、コードＡは４個発生することになる。

雑音の影響を受けて、コードＡが２個しか発生しない場合、被測定Ａ／Ｄ変換器１０５の１ＬＳＢ当りＤ／Ａ変換器１０３は４個のコードであるので、微分直線性誤差は（２−４）／４＝−０．５ＬＳＢとなる。
このようにして被測定Ａ／Ｄ変換器１０５のオール０からオール１までの全コードに亘り、微分直線性誤差を求めて、模式的に表示した図を図１１に示す。図１１（ａ）の縦軸は、雑音の影響を受け、本来発生すべきコードが発生しない場合の状態を含んだ場合の微分直線性誤差であり、横軸は被測定Ａ／Ｄ変換器１０５の出力コードである。図１１（ａ）の一部の拡大図を図１１（ｂ）に示す。
コードＡの微分直線性誤差は前述の式から−０．５ＬＳＢである。コードＢは発生しなかったとすると発生回数は０なので、微分直線性誤差は（０−４）／４＝−１．０ＬＳＢとなる。コードＣは８回発生したとすると、微分直線性誤差は（８−４）／４＝１．０ＬＳＢとなる。

以上のような雑音の影響を除くため、デジタルキャプチャ１１１に被測定Ａ／Ｄ変換器１０５の出力コードを複数回取り込み、各回における各コードの発生回数の平均を求める。コードＡの平均値が４個、コードＢの平均値が３個、コードＣの平均値が５個となった場合の各々の微分直線性誤差は、コードＡが（４−４）／４＝０ＬＳＢとなり、コードＢは（３−４）／４＝−０．２５ＬＳＢとなり、コードＣは（５−４）／４＝０．２５ＬＳＢとなる。
この状態を模式的に図１２に示す。図１２（ａ）の縦軸は、デジタルキャプチャ１１１が被測定Ａ／Ｄ変換器１０５の出力コードを複数回取り込んで、各回における発生回数の平均値を求めた場合の微分直線性誤差であり、横軸は被測定Ａ／Ｄ変換器１０５の出力コードである。図１２（ａ）の一部の拡大図を図１２（ｂ）に示している。図１２に示すように、デジタルキャプチャ１１１が被測定Ａ／Ｄ変換器１０５の出力コードを複数回取り込んで、各回における発生回数の平均値を求めた場合の微分直線性誤差は、図１１と比較して小さくなる。
特開昭６１−１３７４２９号公報

従来例のＡ／Ｄ変換器の検査装置及び検査方法では、被測定Ａ／Ｄ変換器のビット数が上がるほど、被測定Ａ／Ｄ変換器の精度に比べ、入力信号の雑音のレベルが相対的に大きくなる。従って、被測定Ａ／Ｄ変換器の出力を平均し、雑音成分を除去するために要求される、被測定Ａ／Ｄ変換器出力のデジタルキャプチャへの取り込み回数は増加する。従来例の検査装置及び検査方法は、測定時間及び演算時間が長くなり、検査コストを増大させるという問題点があった。

ビット数が大きいと共に動作最高クロック周波数が高い被測定Ａ／Ｄ変換器の測定においては、Ａ／Ｄ変換器の検査装置の動作クロック周波数を高くして測定時間及び演算時間を短くすることが考えられる。しかし、一般にＤ／Ａ変換器のビット数が大きくなるほど、Ｄ／Ａ変換器の動作最高クロック周波数を高くすることが困難になる。Ａ／Ｄ変換器の検査装置が有するＤ／Ａ変換器のビット数は被測定Ａ／Ｄ変換器のビット数より大きい故に、そのＤ／Ａ変換器の動作最高クロック周波数は被測定Ａ／Ｄ変換器の動作最高クロック周波数より低い。Ａ／Ｄ変換器の検査装置の動作クロック周波数を、被測定Ａ／Ｄ変換器の動作最高クロック周波数にまで高くすることは困難であった。それ故に、従来のＡ／Ｄ変換器の検査装置においては、測定時間及び演算時間の短縮は困難であった。

又、もしＡ／Ｄ変換器の検査装置の動作クロック周波数を、被測定Ａ／Ｄ変換器の動作最高クロック周波数にまで高くすることが可能であるとしても、被測定Ａ／Ｄ変換器の性能が向上する毎に、Ａ／Ｄ変換器の検査装置を新しいものに更新することは現実的に困難であった。高い設備更新費用が発生すること、設備を入れ替える作業がたいへんであること、及び更新時の調整作業等の時間に工程がストップする故、製造工程の稼働率が下がること等の理由による。

上記問題に鑑み、本発明はデジタルキャプチャへの取り込み前に被測定Ａ／Ｄ変換器出力から雑音成分を除去し、被測定Ａ／Ｄ変換器出力のデジタルキャプチャへの取り込み回数を減じることにより測定時間を短くし、また、演算時間を短くすることを可能とするＡ／Ｄ変換器の検査装置及びＡ／Ｄ変換器の検査方法を提供することを目的とする。
本発明は、従来の検査装置に簡単な回路を追加することにより、安価で高精度のＡ／Ｄ変換器の検査装置及びＡ／Ｄ変換器の検査方法を提供することを目的とする。

上記課題を解決するため、本発明は下記の構成を有する。請求項１に記載の発明は、第１のクロックでテストデータを発生する入力コード発生器と、前記テストデータをＤ／Ａ変換し、被測定Ａ／Ｄ変換器に入力するＤ／Ａ変換器と、前記被測定Ａ／Ｄ変換器を駆動する、前記第１のクロックのｎ倍（ｎは２以上の正整数）の周波数の第２のクロックを発生する第２のクロック発生器と、前記被測定Ａ／Ｄ変換器の出力データを前記第２のクロックで取り込み、ｎ個の測定データの平均値を算出する平均値算出部と、前記第１のクロックで前記平均値算出部の出力データを入力し、前記被測定Ａ／Ｄ変換器の良否を判断する判断部と、を有することを特徴とするＡ／Ｄ変換器の検査装置である。

雑音のレベルに対し影響を受けるＡ／Ｄ変換器の下位ビットにおいては、１回の測定ではビット出力が１であるのか０であるのか定まらない。複数回測定し、平均することにより、本来１であるのか０であるのか定まってくる。本発明は、１つのテストデータに対するＡ／Ｄ変換器の出力データをｎ回測定して、平均することにより、出力データの正誤を判断するため、高精度の検査が可能な検査装置を実現できる。
本発明の検査装置によれば、ゼロスケール値からフルスケール値までの一通りの測定で、Ａ／Ｄ変換器を高精度に検査できるため、従来と同じ精度の検査を短時間（１回テストデータを出力する期間）で実施できる。
本発明は、従来の検査装置に第２のクロック発生器と平均値算出部とを追加することにより、安価で高精度の検査装置を実現できる。

請求項２に記載の発明は、前記平均値算出部が、前記被測定Ａ／Ｄ変換器の出力データをビット毎に前記第２のクロックで取り込み、各ビットについてｎ個の測定データの多数決で０又は１を各ビットの平均値として決定し、出力することを特徴とする請求項１に記載のＡ／Ｄ変換器の検査装置である。
本発明の平均値算出部は、同一の出力データが期待される一定期間のクロック数に対する１（又は０）の出現回数を求め、１及び０の出現回数により、又は１（又は０）の出現回数と一定期間のクロック数との比により、各ビット出力が１であるのか０であるのか決定する。判断部は平均値算出部で決定された出力を入力するので、判断部には雑音成分が除去されたコードが読み込まれる。本発明の検査装置は、判断部の１回の取り込みで高精度な測定を可能とする。本発明は、高精度の検査を短時間で実施する安価な検査装置を実現できる。

請求項３に記載の発明は、前記平均値算出部は、前記被測定Ａ／Ｄ変換器の出力データの少なくとも１ビットについて設けられた、ビットデータと、前記第２のクロックと同期したパルスと、を入力し、前記ビットデータが所定の値である場合にのみ前記パルスを出力するゲート回路と、ｎ個の測定データ毎に、前記ゲート回路の出力パルスの数を計数するカウンタと、前記カウンタのカウント値が所定の閾値以上か否かを判断し、判断結果を１ビットデータで出力するカウント値判断部と、を有し、前記判断結果を前記被測定Ａ／Ｄ変換器の前記出力データの各ビットの平均値とすることを特徴とする請求項１又は請求項２に記載のＡ／Ｄ変換器の検査装置である。
本発明の検査装置は、カウンタの値が所定の閾値以上か否かに基づいて、Ａ／Ｄ変換器の出力データの各ビットを決定する。本発明は、高精度の検査を短時間で実施する安価な検査装置を実現できる。

請求項４に記載の発明は、前記平均値算出部は、前記被測定Ａ／Ｄ変換器の出力データの少なくとも１ビットについて設けられた、ビットデータと、前記第２のクロックと同期したパルスと、を入力し、前記ビットデータが所定の値である場合にのみ前記パルスを出力するゲート回路と、ｎ個の測定データ毎に、前記ゲート回路の出力パルスの数を計数するカウンタと、前記カウンタのカウント値をＤ／Ａ変換するＤ／Ａ変換器と、前記Ｄ／Ａ変換器の出力電圧が所定の基準電位以上か否かを比較し、比較結果を１ビットデータで出力する比較器と、を有し、前記比較結果を前記被測定Ａ／Ｄ変換器の前記出力データの各ビットの平均値とすることを特徴とする請求項１又は請求項２に記載のＡ／Ｄ変換器の検査装置である。
本発明の検査装置は、カウンタの全出力ビットの情報を利用できる。本発明は、高精度の検査を短時間で実施する安価な検査装置を実現できる。

請求項５に記載の発明は、第１のクロックでテストデータを発生する入力コード発生ステップと、前記テストデータをＤ／Ａ変換し、被測定Ａ／Ｄ変換器に入力するＤ／Ａ変換ステップと、前記被測定Ａ／Ｄ変換器を駆動する、前記第１のクロックのｎ倍（ｎは２以上の正整数）の周波数の第２のクロックを発生する第２のクロック発生ステップと、前記被測定Ａ／Ｄ変換器の出力データを前記第２のクロックで取り込み、ｎ個の測定データの平均値を算出する平均値算出ステップと、前記第１のクロックで前記平均値算出ステップの出力データを入力し、前記被測定Ａ／Ｄ変換器の良否を判断する判断ステップと、を有することを特徴とするＡ／Ｄ変換器の検査方法である。

本発明は、１つのテストデータに対するＡ／Ｄ変換器の出力データをｎ回測定して、平均することにより、出力データの正誤を判断するため、高精度の検査方法を実現できる。
本発明の検査方法によれば、ゼロスケール値からフルスケール値までの一通りの測定で、Ａ／Ｄ変換器を高精度に検査できるため、従来と同じ精度の検査を短時間で実施できる。

請求項６に記載の発明は、前記平均値算出ステップが、前記被測定Ａ／Ｄ変換器の出力データをビット毎に前記第２のクロックで取り込み、各ビットについてｎ個の測定データの多数決で０又は１を各ビットの平均値として決定し、出力することを特徴とする請求項５に記載のＡ／Ｄ変換器の検査方法である。
本発明によれば、高精度の検査を短時間で実施する検査方法を実現できる。

請求項７に記載の発明は、前記平均値算出ステップは、前記被測定Ａ／Ｄ変換器の出力データの少なくとも１ビットについて、ビットデータと、前記第２のクロックと同期したパルスと、を入力し、前記ビットデータが所定の値である場合にのみ前記パルスを出力するゲートステップと、ｎ個の測定データ毎に、前記ゲートステップの出力パルスの数を計数する計数ステップと、前記計数ステップのカウント値が所定の閾値以上か否かを判断し、判断結果を１ビットデータで出力するカウント値判断ステップと、を有し、前記判断結果を前記被測定Ａ／Ｄ変換器の前記出力データの各ビットの平均値とすることを特徴とする請求項５又は請求項６に記載のＡ／Ｄ変換器の検査方法である。
本発明によれば、高精度の検査を短時間で実施する検査方法を実現できる。

請求項８に記載の発明は、前記平均値算出ステップは、前記被測定Ａ／Ｄ変換器の出力データの少なくとも１ビットについて、ビットデータと、前記第２のクロックと同期したパルスと、を入力し、前記ビットデータが所定の値である場合にのみ前記パルスを出力するゲートステップと、ｎ個の測定データ毎に、前記ゲートステップの出力パルスの数を計数する計数ステップと、前記計数ステップのカウント値をＤ／Ａ変換するＤ／Ａ変換ステップと、前記Ｄ／Ａ変換ステップの出力電圧が所定の基準電位以上か否かを比較し、比較結果を１ビットデータで出力する比較ステップと、を有し、前記比較結果を前記被測定Ａ／Ｄ変換器の前記出力データの各ビットの平均値とすることを特徴とする請求項５又は請求項６に記載のＡ／Ｄ変換器の検査方法である。
本発明によれば、高精度の検査を短時間で実施する検査方法を実現できる。

本発明によれば、雑音成分を除去するために被測定Ａ／Ｄ変換器出力のデジタルキャプチャへの取り込みを複数回行わなくても、デジタルキャプチャへの取り込み時にすでに雑音成分が除去されているので、高精度な測定を短時間で実施するＡ／Ｄ変換器の検査装置及びＡ／Ｄ変換器の検査方法を実現できるという有利な効果が得られる。
本発明によれば、従来の検査装置を利用して、高精度な測定を短時間で実施する安価なＡ／Ｄ変換器の検査装置及びＡ／Ｄ変換器の検査方法を実現できるという有利な効果が得られる。

以下本発明の実施をするための最良の形態を具体的に示した実施の形態について、図面とともに記載する。

《実施の形態１》
図１〜６を用いて、本発明の実施の形態１のＡ／Ｄ変換器の検査装置及び検査方法について説明する。図１は、本発明の実施の形態１の検査装置の構成を示す図である。図１において、従来例の図９と同一の構成要素には同一番号を付している。図１において、１０１は入力コードを出力して、Ｄ／Ａ変換器へ入力する入力コード発生器、１０２は入力コード発生器１０１に入力されるクロックＡを発生するクロック発生器Ａ、１０３はＤ／Ａ変換器、１０４はＤ／Ａ変換器１０３の出力電位であるランプ波形、１０５は被測定Ａ／Ｄ変換器、１０６はクロック発生器Ｂ、１０７はパルス発生器、１０８はＡＮＤ回路（ゲート回路）、１０９はカウンタ、１１０はＯＲ回路、１１１はデジタルキャプチャ、１１２はカウンタ１０９をリセットするクロックＣを出力するクロック発生器Ｃ、１１３は判断部である。

本発明の実施の形態１の検査装置が従来例の検査装置と異なる点は、クロック発生器Ｂ１０６、パルス発生器１０７、ＡＮＤ回路１０８、カウンタ１０９、ＯＲ回路１１０、クロック発生器Ｃ１１２を有することである。

入力コード発生器１０１は、クロック発生器Ａ１０２が出力するクロックＡに同期して、デジタル値の入力コードを出力する。Ｄ／Ａ変換器１０３は、入力コード発生器１０１の出力した入力コードを入力し、Ｄ／Ａ変換して電位１０４を出力する。入力コード発生器１０１が発生する入力コードにより、Ｄ／Ａ変換器１０３の出力は、被測定Ａ／Ｄ変換器１０５の最小入力電位以下から最大入力電位以上まで変化する。被測定Ａ／Ｄ変換器１０５は、Ｄ／Ａ変換器１０３の出力電位を入力し、クロックＢをサンプリングクロックとして入力し、オール０の出力コードからオール１の出力コードまで順次出力する。クロックＢは、クロックＡと同期し、クロックＡのｎ倍（ｎは２以上の正整数）の周波数のクロックである。

パルス発生器１０７は、クロックＢに同期してパルスを発生する。ＡＮＤ回路１０８（ゲート回路）は、少なくとも１ビットについて、被測定Ａ／Ｄ変換器１０５のデジタル出力とパルス発生器１０７の出力パルスとの論理積を出力する。ＡＮＤ回路１０８（ゲート回路）は、被測定Ａ／Ｄ変換器１０５が出力するビットデータが１である場合にのみ、パルス発生器１０７の出力パルスを通過させる。

複数のカウンタ１０９は、ＡＮＤ回路１０８の出力パルスを計数する。カウンタ１０９は、クロック発生器Ｃ１１２が出力するクロックＣの立ち上がりエッジでリセットされる。複数のカウンタ１０９は、被測定Ａ／Ｄ変換器１０５の出力データをクロックＢで取り込む機能を有する。

ＯＲ回路１１０は、カウンタ１０９の上位の所定桁の出力データの論理和を出力する。ＯＲ回路１１０は、上位の所定桁の出力データが全て０である場合にのみ０を出力し、上位の所定桁の出力データのいずれかが１であれば１を出力する。例えばクロックＢがクロックＡの７倍の周波数のクロックであれば、ＯＲ回路１１０は、カウンタ１０９の下から３桁目〜最上位桁の出力データの論理和を出力する。ＯＲ回路１１０は、カウンタ１０９のカウント値が３以下である場合に０を出力し、カウンタ１０９のカウント値が４以上である場合に１を出力する。即ち、ＯＲ回路１１０は、ｎ個の測定データの多数決で０又は１を各ビットの平均値として決定し、出力する機能を有する。
複数のカウンタ１０９とＯＲ回路１１０とは、ｎ個の測定データの平均値を算出する平均値算出部を構成する。

ＯＲ回路１１０は、カウンタ１０９のカウント値が所定の閾値以上か否かを判断するカウント値判断部の役割を果たす。少なくとも１ビットについて、ＯＲ回路１１０に代えて、カウンタ１０９のカウント値と所定の閾値との大きさを比較するマグニチュードコンパレータを用いても良い。

デジタルキャプチャ１１１は、被測定Ａ／Ｄ変換器１０５のデジタル出力データ又はＯＲ回路１１０の出力データをクロックＡの立ち上がりエッジに同期してキャプチャする。デジタルキャプチャ１１１が入力するクロックＡとカウンタ１０９をリセットするクロックＣとは同期した同一周波数のクロックであって、クロックＣがクロックＡよりわずかに立ち上がりタイミングが遅れている。判断部１１３は、デジタルキャプチャ１１１が取り込んだ出力データを測定データの平均値として入力し、それに基づいて被測定Ａ／Ｄ変換器１０５の良否を判断する。

図２は、Ｄ／Ａ変換器１０３が出力する電位１０４（Ａ／Ｄ変換器１０５が入力する電位）を示すグラフである。図２において、横軸はＤ／Ａ変換器が入力する入力コードであり（右に進むほど入力コードの値は大きくなる。）、縦軸はＤ／Ａ変換器が出力する電位である。
入力コード発生器１０１が発生するコードにより、Ｄ／Ａ変換器１０３の出力は被測定Ａ／Ｄ変換器１０５の最小入力電位以下から最大入力電位以上まで変化し、被測定Ａ／Ｄ変換器１０５はオール０の出力コードからオール１の出力コードまで順次出力する。

このとき、被測定Ａ／Ｄ変換器１０５の出力コード１ＬＳＢに相当する被測定Ａ／Ｄ変換器１０５の入力電位変動をつくるＤ／Ａ変換器１０３の出力変動は、Ｄ／Ａ変換器１０３への複数の入力コードの変化にて生じている。例えば、被測定Ａ／Ｄ変換器１０５の１ＬＳＢに相当する被測定Ａ／Ｄ変換器１０５の入力電位変動をつくるために、Ｄ／Ａ変換器１０３の入力コードは４ＬＳＢの変化が必要とすれば、Ｄ／Ａ変換器１０３の入力ビット数は被測定Ａ／Ｄ変換器１０５の出力ビット数より少なくとも２ビット多く必要となる。

図３に図２の入力ランプ波形１０４の一部の拡大図を示す。Ｄ／Ａ変換器１０３の入力ビット数が被測定Ａ／Ｄ変換器１０５の出力ビット数より２ビット以上多く、被測定Ａ／Ｄ変換器１０５の１コードあたり、Ｄ／Ａ変換器１０３の入力コード数が４である場合を説明する。被測定Ａ／Ｄ変換器１０５のコードを例えばＡとすると、図３に示すようにコードＡを発生させるＤ／Ａ変換器１０３の出力であるランプ波形は４つの階段部分が相当する。
従来は図１０に示すように各階段に対し１回のサンプリングであったが、本発明は整数回サンプリングする。図３では７回のサンプリングを示す。入力コード発生器１０１はクロックＡにより動作し、被測定Ａ／Ｄ変換器１０５はクロックＢにより動作する。図３の場合、クロックＢはクロックＡに比べ、７倍の周波数である。

入力ランプ波形１０４の階段波の一段を１回のサンプリングで被測定Ａ／Ｄ変換器１０５がコードを発生するときに雑音の影響を受けても、複数回コードを発生させ、平均することにより、雑音の影響を除去できる。この平均処理を７回のサンプリングで行う。図６を参照しながら説明する。図６は、本発明の実施の形態１の検査装置の各部の出力波形のタイミングを示す図である。入力ランプ波形１０４の階段波の一段の期間ＩをクロックＢ１０６により７回サンプリングし、被測定Ａ／Ｄ変換器１０５に７回コードを発生させる。ＡＮＤ回路１０８は、被測定Ａ／Ｄ変換器１０５の各出力ビットの出力とパルス発生器１０７の出力の論理積を出力する。カウンタ１０９は、ＡＮＤ回路の出力をカウントする。
例えば被測定Ａ／Ｄ変換器１０５の出力Ｄ０とパルス発生器１０７の出力の論理積をＡＮＤ回路１０８によって出力し、カウンタ１０９によってカウントする場合、図６の例ではＡＮＤ回路１０８の出力パルスが４個出たときに、カウンタ１０９のＬＳＢから３ビット目のビット出力は０から１となる。

カウンタ１０９によってカウントされた値により、入力ランプ波形１０４の階段波の一段の期間の被測定Ａ／Ｄ変換器１０５のＤ０が１であるのか０であるのか判別する。判断基準をたとえば７回のサンプリング時にはカウンタ１０９によってＡＮＤ回路１０８の出力を４個以上カウントした場合をＡ／Ｄ変換器１０５のＤ０の出力が１であると判断する場合、カウンタ１０９のＬＳＢから数えて３ビット以上の出力ビットの論理和を被測定Ａ／Ｄ変換器１０５のＤ０の出力とすればよい。
すなわちカウンタ１０９のＬＳＢから数えて３ビット以上の出力ビットをＯＲ回路１１０の入力とし、ＯＲ回路１１０の出力を被測定Ａ／Ｄ変換器１０５のＤ０の出力とする。図６の例では入力ランプ波形１０４の階段波の一段の期間Ｉの被測定Ａ／Ｄ変換器１０５のＤ０の出力は１と判断される。

被測定Ａ／Ｄ変換器１０５の出力Ｄ０だけでなく、Ｄ１からＤＮまでの間で雑音に対し影響を受けるビットに対し、Ｄ０と同様に被測定Ａ／Ｄ変換器１０５の各ビット出力に設けられたＡＮＤ回路１０８とカウンタ１０９によって処理する。ＡＮＤ回路１０８の出力をカウンタ１０９によってカウントする。カウントされた値により、入力ランプ波形１０４の階段波の一段の期間の被測定Ａ／Ｄ変換器１０５の各出力ビットが１であるのか０であるのか判別する。

７回のサンプリングの後、ＯＲ回路１１０の出力をもって、入力ランプ波形１０４の階段波の一段の期間の被測定Ａ／Ｄ変換器１０５の各出力ビットとし、クロックＡ１０２によりデジタルキャプチャ１１１に取り込む。図４にデジタルキャプチャ１１１に各ビットの出力を取り込むタイミングを示す。雑音に影響を受けない被測定Ａ／Ｄ変換器１０５の出力ビットに対しては、従来通り、クロックＡ１０２により直接デジタルキャプチャ１１１に出力を取り込む。デジタルキャプチャ１１１に取り込んだ後はクロックＣ１１２によりカウンタ１０９をリセットする。

以上の動作により、入力ランプ波形１０４の階段波の一段の期間Ｉの被測定Ａ／Ｄ変換器１０５の出力コードが平均処理されることにより雑音成分が除去できる。同様の動作を入力ランプ波形１０４のすべての階段波に対して行う。これにより、被測定Ａ／Ｄ変換器１０５の全出力コードのデジタルキャプチャ１１１への一度の取り込みで、被測定Ａ／Ｄ変換器１０５の高精度な検査が可能となる。
図５は、本発明の実施の形態１の検査装置の微分直線性誤差を示す図である。図５の縦軸は微分直線性誤差であり、横軸は被測定Ａ／Ｄ変換器１０５の出力コードである。本発明によれば、図５に示すように被測定Ａ／Ｄ変換器１０５の全出力コードのデジタルキャプチャ１１１への一度の取り込みで、全コードに亘り微分直線性誤差から雑音成分を小さくすることができる。

《実施の形態２》
図７及び図８を用いて、実施の形態２のＡ／Ｄ変換器の検査装置及び検査方法について説明する。図７は、本発明の実施の形態２の検査装置の構成を示す図である。図７において、実施の形態１の図１と同一の構成要素には同一番号を付し、詳細な説明を省略する。実施の形態２の検査装置は、実施の形態１のＯＲ回路１１０に代えて、Ｄ／Ａ変換器Ｂ７１３、基準電位７１４、及び比較器７１５を有する。
Ｄ／Ａ変換器Ｂ７１３は、カウンタ１０９の出力コードをＤ／Ａ変換して電位を出力する。比較器７１５は、Ｄ／Ａ変換器Ｂ７１３の出力電位と基準電位７１４とを比較し、Ｄ／Ａ変換器Ｂ７１３の出力が基準電位７１４以上のときは１を出力し、Ｄ／Ａ変換器Ｂ７１３の出力が基準電位７１４よりも低いときには０を出力する。実施の形態２のデジタルキャプチャ１１１は、被測定Ａ／Ｄ変換器１０５のデジタル出力、又は比較器７１５の出力をクロックＡ１０２に同期してキャプチャする。

入力コード発生器１０１が発生するコードによりＤ／Ａ変換器１０３の出力は被測定Ａ／Ｄ変換器１０５の最小入力電位以下から最大入力電位以上まで変化し、被測定Ａ／Ｄ変換器１０５はオール０の出力コードからオール１の出力コードまで順次出力する。このとき、被測定Ａ／Ｄ変換器１０５の出力コード１ＬＳＢに相当する被測定Ａ／Ｄ変換器１０５の入力電位変動をつくるＤ／Ａ変換器１０３の出力変動はＤ／Ａ変換器１０３への複数の入力コードの変化にて生じている。
例えば、被測定Ａ／Ｄ変換器１０５の１ＬＳＢに相当する被測定Ａ／Ｄ変換器１０５の入力電位変動をつくるために、Ｄ／Ａ変換器１０３の入力コードは４ＬＳＢの変化が必要とすれば、Ｄ／Ａ変換器１０３の入力ビット数は、被測定Ａ／Ｄ変換器１０５の出力ビット数より少なくとも２ビット多く必要となる。

Ｄ／Ａ変換器１０３の入力ビット数が被測定Ａ／Ｄ変換器１０５の出力ビット数より２ビット以上多く、被測定Ａ／Ｄ変換器１０５の１コードあたり、Ｄ／Ａ変換器１０３の入力コード数が４である場合、図３に示すように被測定Ａ／Ｄ変換器１０５のコードを例えばＡとすると、コードＡを発生させるＤ／Ａ変換器１０３の出力であるランプ波形は４つの階段部分が相当する。従来は各階段に対し１回のサンプリングであったが、本発明の場合は整数回サンプリングする。実施の形態１は７回のサンプリングであるが、実施の形態２の検査装置は、クロックＢ１０６による８回のサンプリングを行う。

図７において入力コード発生器１０１はクロック発生器Ａ１０２の出力するクロックＡにより動作し、被測定Ａ／Ｄ変換器１０５はクロック発生器Ｂ１０６の出力するクロックＢにより動作する。実施の形態２において、クロックＢはクロックＡと同期し、クロックＡの８倍の周波数である。入力ランプ波形１０４の階段波の一段を１回のサンプリングで被測定Ａ／Ｄ変換器１０５がコードを発生するときに雑音の影響を受けても、複数回コードを発生させ、平均することにより、雑音の影響を除去できる。この平均処理を８回のサンプリングで行う。図８を参照しながら説明する。
図８は、クロックＢ１０６による８回のサンプリング時を示すタイミングチャートである。入力ランプ波形１０４の階段波の一段の期間ＩをクロックＢ１０６により８回サンプリングし、被測定Ａ／Ｄ変換器１０５に８回コードを発生させる。ＡＮＤ回路１０８は、被測定Ａ／Ｄ変換器１０５の各出力ビットの出力とパルス発生器１０７の出力との論理積を出力する。カウンタ１０９は、ＡＮＤ回路１０８の出力をカウントする。

例えば被測定Ａ／Ｄ変換器１０５の出力Ｄ０とパルス発生器１０７の出力の論理積をＡＮＤ回路１０８によって出力し、カウンタ１０９によってカウントする場合、図８の例ではＡＮＤ回路１０８の出力パルスが４個出たときにカウンタ１０９の３ビット目のビット出力は０から１となる。５個出たときに、カウンタ１０９のＬＳＢのビット出力は０から１となる。

カウンタ１０９によってカウントされた値により、入力ランプ波形１０４の階段波の一段の期間の被測定Ａ／Ｄ変換器１０５のＤ０が１であるのか０であるのか判別する。判断基準をたとえば８回のサンプリング時にはカウンタ１０９によってＡＮＤ回路１０８の出力を５個以上カウントした場合をＡ／Ｄ変換器１０５のＤ０の出力が１であると判断する場合、すなわちカウンタ１０９のＬＳＢを含む下位ビットも判断に必要とする場合はカウンタ１０９の出力コードをＤＡ変換することにより、カウンタ１０９の全出力ビットの情報を利用できる。
カウンタ１０９の全出力ビットをＤ／Ａ変換器Ｂ７１３の入力とし、Ｄ／Ａ変換器Ｂ７１３の出力電位と基準電位７１４とを比較器７１５に入力して、比較器７１５の出力を被測定Ａ／Ｄ変換器１０５のＤ０の出力とする。

実施の形態２の検査装置は、基準電位７１４の電位をカウンタ１０９がＡＮＤ回路１０８の出力を４個カウントしたときに発生するＤ／Ａ変換器Ｂ７１３の出力電位とカウンタ１０９がＡＮＤ回路１０８の出力を５個カウントしたときに発生するＤ／Ａ変換器Ｂ７１３の出力電位との間の値に設定する。これにより、カウンタ１０９がＡＮＤ回路１０８の出力を５個以上カウントしたときに比較器７１５の出力が１となる。図８の例では入力ランプ波形１０４の階段波の一段の期間Ｉの被測定Ａ／Ｄ変換器１０５のＤ０の出力は１と判断される。

被測定Ａ／Ｄ変換器１０５の出力Ｄ０だけでなくＤ１からＤＮまでの間で雑音に対し影響を受けるビットに対し、Ｄ０と同様に被測定Ａ／Ｄ変換器１０５の各ビット出力に設けられたＡＮＤ回路１０８とカウンタ１０９とによって処理する。Ｄ／Ａ変換器１３の出力と基準電位７１４の比較結果を比較器７１５によって出力された値により、入力ランプ波形１０４の階段波の一段の期間の被測定Ａ／Ｄ変換器１０５の各出力ビットが１であるのか０であるのか判別する。
８回のサンプリングの後、比較器７１５の出力をもって、入力ランプ波形１０４の階段波の一段の期間の被測定Ａ／Ｄ変換器１０５の各出力ビットとし、クロックＡによりデジタルキャプチャ１１１に取り込む。デジタルキャプチャ１１１に取り込んだ後はクロックＣ１１２によりカウンタ１０９をリセットする。

雑音に影響を受けない被測定Ａ／Ｄ変換器１０５の出力ビットに対しては、従来通り、クロックＡ１０２により直接デジタルキャプチャ１１１に出力を取り込む。
以上の動作により、入力ランプ波形１０４の階段波の一段の期間Ｉの被測定Ａ／Ｄ変換器１０５の出力コードが平均処理されることにより雑音成分が除去できる。同様の動作を入力ランプ波形１０４のすべての階段波に対して行うことにより、被測定Ａ／Ｄ変換器１０５の全出力コードのデジタルキャプチャ１１１への一度の取り込みで高精度な被測定Ａ／Ｄ変換器１０５の検査が可能となる。

本発明の検査装置及び検査方法は、Ａ／Ｄ変換器を備えた半導体装置、特にＡ／Ｄ変換器の微分直線性誤差、積分直線性誤差の特性の検査等に有用である。

本発明の実施の形態１のＡ／Ｄ変換器の検査装置の構成を示す図 本発明のＤ／Ａ変換器が出力する電位の波形図 本発明のＡ／Ｄ変換器の入力ランプ波形のクロックＢによるサンプリングのタイミングを示す図 本発明のＡ／Ｄ変換器の入力ランプ波形のクロックＡによるサンプリングのタイミングを示す図 本発明のＡ／Ｄ変換器の検査装置により求められた微分直線性誤差を示す模式図 本発明の実施の形態１のＡ／Ｄ変換器の検査装置の各部の出力波形のタイミングを示す図 本発明の実施の形態２のＡ／Ｄ変換器の検査装置の構成を示す図 本発明の実施の形態２のＡ／Ｄ変換器の検査装置の各部の出力波形のタイミングを示す図 従来例のＡ／Ｄ変換器の検査装置の構成を示す図 従来例のＡ／Ｄ変換器の入力ランプ波形のクロックＡによるサンプリングのタイミングを示す図 従来例のＡ／Ｄ変換器の検査装置の１回の測定により求められた微分直線性誤差を模式的に示す図 従来例のＡ／Ｄ変換器の検査装置の複数回の測定及び平均化により求められた微分直線性誤差を模式的に示す図

符号の説明

１０１ 入力コード発生器
１０２ クロック発生器Ａ
１０３ Ｄ／Ａ変換器
１０４ Ｄ／Ａ変換器の出力波形
１０５ Ａ／Ｄ変換器
１０６ クロック発生器Ｂ
１０７ パルス発生器
１０８ ＡＮＤ回路
１０９ カウンタ
１１０ ＯＲ回路
１１１ デジタルキャプチャ
１１２ クロック発生器Ｃ
１１３ 判断部
７１３ Ｄ／Ａ変換器Ｂ
７１４ 基準電位
７１５ 比較器

Claims (8)

1. 第１のクロックでテストデータを発生する入力コード発生器と、
   前記テストデータをＤ／Ａ変換し、被測定Ａ／Ｄ変換器に入力するＤ／Ａ変換器と、
   前記被測定Ａ／Ｄ変換器を駆動する、前記第１のクロックのｎ倍（ｎは２以上の正整数）の周波数の第２のクロックを発生する第２のクロック発生器と、
   前記被測定Ａ／Ｄ変換器の出力データを前記第２のクロックで取り込み、ｎ個の測定データの平均値を算出する平均値算出部と、
   前記第１のクロックで前記平均値算出部の出力データを入力し、前記被測定Ａ／Ｄ変換器の良否を判断する判断部と、
   を有することを特徴とするＡ／Ｄ変換器の検査装置。
2. 前記平均値算出部が、前記被測定Ａ／Ｄ変換器の出力データをビット毎に前記第２のクロックで取り込み、各ビットについてｎ個の測定データの多数決で０又は１を各ビットの平均値として決定し、出力することを特徴とする請求項１に記載のＡ／Ｄ変換器の検査装置。
3. 前記平均値算出部は、
   前記被測定Ａ／Ｄ変換器の出力データの少なくとも１ビットについて設けられた、ビットデータと、前記第２のクロックと同期したパルスと、を入力し、前記ビットデータが所定の値である場合にのみ前記パルスを出力するゲート回路と、
   ｎ個の測定データ毎に、前記ゲート回路の出力パルスの数を計数するカウンタと、
   前記カウンタのカウント値が所定の閾値以上か否かを判断し、判断結果を１ビットデータで出力するカウント値判断部と、
   を有し、
   前記判断結果を前記被測定Ａ／Ｄ変換器の前記出力データの各ビットの平均値とすることを特徴とする請求項１又は請求項２に記載のＡ／Ｄ変換器の検査装置。
4. 前記平均値算出部は、
   前記被測定Ａ／Ｄ変換器の出力データの少なくとも１ビットについて設けられた、ビットデータと、前記第２のクロックと同期したパルスと、を入力し、前記ビットデータが所定の値である場合にのみ前記パルスを出力するゲート回路と、
   ｎ個の測定データ毎に、前記ゲート回路の出力パルスの数を計数するカウンタと、
   前記カウンタのカウント値をＤ／Ａ変換するＤ／Ａ変換器と、
   前記Ｄ／Ａ変換器の出力電圧が所定の基準電位以上か否かを比較し、比較結果を１ビットデータで出力する比較器と、
   を有し、
   前記比較結果を前記被測定Ａ／Ｄ変換器の前記出力データの各ビットの平均値とすることを特徴とする請求項１又は請求項２に記載のＡ／Ｄ変換器の検査装置。
5. 第１のクロックでテストデータを発生する入力コード発生ステップと、
   前記テストデータをＤ／Ａ変換し、被測定Ａ／Ｄ変換器に入力するＤ／Ａ変換ステップと、
   前記被測定Ａ／Ｄ変換器を駆動する、前記第１のクロックのｎ倍（ｎは２以上の正整数）の周波数の第２のクロックを発生する第２のクロック発生ステップと、
   前記被測定Ａ／Ｄ変換器の出力データを前記第２のクロックで取り込み、ｎ個の測定データの平均値を算出する平均値算出ステップと、
   前記第１のクロックで前記平均値算出ステップの出力データを入力し、前記被測定Ａ／Ｄ変換器の良否を判断する判断ステップと、
   を有することを特徴とするＡ／Ｄ変換器の検査方法。
6. 前記平均値算出ステップが、前記被測定Ａ／Ｄ変換器の出力データをビット毎に前記第２のクロックで取り込み、各ビットについてｎ個の測定データの多数決で０又は１を各ビットの平均値として決定し、出力することを特徴とする請求項５に記載のＡ／Ｄ変換器の検査方法。
7. 前記平均値算出ステップは、
   前記被測定Ａ／Ｄ変換器の出力データの少なくとも１ビットについて、ビットデータと、前記第２のクロックと同期したパルスと、を入力し、前記ビットデータが所定の値である場合にのみ前記パルスを出力するゲートステップと、
   ｎ個の測定データ毎に、前記ゲートステップの出力パルスの数を計数する計数ステップと、
   前記計数ステップのカウント値が所定の閾値以上か否かを判断し、判断結果を１ビットデータで出力するカウント値判断ステップと、
   を有し、
   前記判断結果を前記被測定Ａ／Ｄ変換器の前記出力データの各ビットの平均値とすることを特徴とする請求項５又は請求項６に記載のＡ／Ｄ変換器の検査方法。
8. 前記平均値算出ステップは、
   前記被測定Ａ／Ｄ変換器の出力データの少なくとも１ビットについて、ビットデータと、前記第２のクロックと同期したパルスと、を入力し、前記ビットデータが所定の値である場合にのみ前記パルスを出力するゲートステップと、
   ｎ個の測定データ毎に、前記ゲートステップの出力パルスの数を計数する計数ステップと、
   前記計数ステップのカウント値をＤ／Ａ変換するＤ／Ａ変換ステップと、
   前記Ｄ／Ａ変換ステップの出力電圧が所定の基準電位以上か否かを比較し、比較結果を１ビットデータで出力する比較ステップと、
   を有し、
   前記比較結果を前記被測定Ａ／Ｄ変換器の前記出力データの各ビットの平均値とすることを特徴とする請求項５又は請求項６に記載のＡ／Ｄ変換器の検査方法。

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