JP2005227057A - テスト回路 - Google Patents
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Abstract
【解決手段】 このテスト回路では、判定回路13は、被測定デバイスのアナログ信号ANSの波形の傾斜部分のタイミングが規格範囲内にあるかどうかを判定するファンクションテストを行なう。ADC4は、アナログ信号ANSの電位が基準電位VOL,VOHの範囲内にある場合に限定してAD変換を行なう。解析部6は、ADC4からのデジタルデータを解析し、アナログ信号ANSの波形の傾斜状態を評価する傾斜波形テストを行なう。したがって、大容量の記憶回路を必要とせずに、デバイスのアナログ信号ANSの波形の傾斜部分を任意の振幅電圧の範囲内において任意の数に分割された電圧レンジでAD変換することができる。また、比較判定部3によるファンクションテストと、解析部6による傾斜波形テストとを並列して行なうことができる。
【選択図】 図1
Description
図1は、この発明の実施の形態1によるテスト回路の概略構成を示すブロック図である。図1において、このテスト回路は、ウィンドウコンパレータ1、タイミング発生器2、比較判定部3、解析部6、AD変換器(以下、ADCと称する)4、パターン発生部5および制御部7を備える。
図4は、この発明の実施の形態2によるテスト回路の概略構成を示すブロック図であって、図1と対比される図である。図4のテスト回路を参照して、図1のテスト回路と異なる点は、比較判定部3が比較判定部21で置換されている点である。比較判定部3の発振回路14は、比較判定部21においてカウンタ22、記憶回路23および遅延回路24で置換されている。なお、図4において、図1と対応する部分においては同一符号を付し、その詳細説明を省略する。
図8は、この発明の実施の形態3によるテスト回路の概略構成を示すブロック図であって、図1と対比される図である。図8のテスト回路を参照して、図1のテスト回路と異なる点は、分割回路31が追加され、ADC4がADC32で置換され、解析部6がDSP(Digital Signal Processor)33で置換され、パターン発生部5が記憶回路34で置換されている点である。なお、図8において、図1と対応する部分においては同一符号を付し、その詳細説明を省略する。
図10は、この発明の実施の形態3の変更例によるテスト回路の概略構成を示すブロック図であって、図8と対比される図である。図10のテスト回路を参照して、図8のテスト回路と異なる点は、分割回路31が削除され、ADC32がADC41で置換されている点である。なお、図10において、図8と対応する部分においては同一符号を付し、その詳細説明を省略する。
Claims (9)
- デバイスのアナログ信号の特性を評価するテスト回路であって、
前記デバイスのアナログ信号の電位が予め定められた範囲内にある場合は第1の信号を出力し、前記デバイスのアナログ信号の電位が予め定められた範囲内にはない場合は第2の信号を出力するコンパレータ、
パルス信号列であるタイミング信号を生成するタイミング発生器、
前記タイミング信号に同期して動作し、前記コンパレータの出力信号と予め定められた期待値データとが一致するかどうかを判定する判定回路、
クロック信号を生成するクロック発生回路、
前記コンパレータの出力信号を受け、前記第1の信号に応答して前記クロック発生回路からのクロック信号を通過させて出力し、前記第2の信号に応答して前記クロック発生回路からのクロック信号を遮断する論理回路、
前記論理回路の出力信号に同期して動作し、前記デバイスのアナログ信号をデジタルデータに変換して出力するアナログデジタル変換器、および
前記アナログデジタル変換器からのデジタルデータを解析する解析部を備え、
前記判定回路は、前記アナログ信号の波形の傾斜部分のタイミングが予め定められた範囲内にあるかどうかを判定するファンクションテストを行ない、
前記解析部は、前記アナログ信号の波形の傾斜状態を評価する傾斜波形テストを行なう、テスト回路。 - 前記解析部は、
前記アナログデジタル変換器から前記解析部に出力されるデジタルデータに対応した期待値パターンデータを生成するパターン発生部、および
前記デジタルデータが前記期待値パターンデータによって定められる範囲内にあるかどうかを判定する副解析部を含む、請求項1に記載のテスト回路。 - 前記クロック発生回路は、所定周期のパルス信号列である前記クロック信号を生成する発振回路を含む、請求項1または請求項2に記載のテスト回路。
- 前記クロック発生回路は、
前記タイミング発生器からのタイミング信号のパルス数をカウントして出力するカウンタ、および
前記カウンタによってカウントされたパルス数に応じて遅延時間を定め、定められた遅延時間だけ前記タイミング信号を遅延させた信号を前記クロック信号として出力する遅延回路を含む、請求項1または請求項2に記載のテスト回路。 - 前記パターン発生部は、前記デジタルデータおよび前記期待値パターンデータを記憶する記憶回路を含み、
前記副解析部は、前記記憶回路のデータの書込みおよび読出しを行なう演算処理部を含む、請求項2から請求項4までのいずれかに記載のテスト回路。 - さらに、前記論理回路からのクロック信号をそれぞれ位相の異なる複数のクロック信号に分割して出力する分割回路を備え、
前記アナログデジタル変換器は、それぞれ前記複数のクロック信号に対応して設けられ、それぞれ対応する前記複数のクロック信号に同期して動作し、前記デバイスのアナログ信号をデジタルデータに変換して出力する前記複数のアナログデジタル変換回路を含む、請求項1から請求項5までのいずれかに記載のテスト回路。 - 前記アナログデジタル変換器は、
それぞれ異なったオフセット電源電圧を有する複数のオフセット電源、および
それぞれ前記複数のオフセット電源に対応して設けられ、それぞれ対応する前記複数のオフセット電源のオフセット電源電圧によって定められる電圧レンジにおいて、前記デバイスのアナログ信号をデジタルデータに変換して出力する前記複数のアナログデジタル変換回路を含む、請求項1から請求項5までのいずれかに記載のテスト回路。 - 前記テスト回路は、前記デバイスのチップに内蔵される、請求項1から請求項7までのいずれかに記載のテスト回路。
- 前記テスト回路は、前記デバイスの外部のテスタに設けられる、請求項1から請求項7までのいずれかに記載のテスト回路。
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