JP2017076960A - アナログ−デジタルコンバータを試験するための装置および方法 - Google Patents

Abstract

【課題】 アナログ−デジタルコンバータを試験するための装置および方法を提供する。【解決手段】 アナログ−デジタルコンバータを試験するために用いられる方法。本方法は、ビンの組を提供することと、電圧を変更することと、電圧のサンプルを取得することと、選択フラグを提供することと、サンプルをビンの組のうちの１つのビンに各々関連付けることと、を含む。装置は、入力ノードにおける電圧を、出力ノードにおいて提供されるデジタル表現に変換するように構成されるアナログ−デジタルコンバータであって、入力ノードは、電圧発生器に結合されるように構成される、アナログ−デジタルコンバータと、入力ノードにおける電圧が第１の閾値レベルに少なくとも等しく、かつ第２の閾値レベルを超えないかどうかを判定するように構成されるサンプル選択ユニットと、を備える。装置は、判定したことに基づいて、デジタル表現をビンの組のうちのビンに選択的に関連付けるように構成される。【選択図】 図１

Description

本開示は、アナログ−デジタルコンバータ（ａｎａｌｏｇ−ｔｏ−ｄｉｇｉｔａｌ ｃｏｎｖｅｒｔｅｒ、ＡＤＣ）を試験することに関する。

ＡＤＣの一例として、逐次近似ＡＤＣは、全ての可能な量子化レベルにわたる二分探索の末に変換ごとのデジタル出力に最終的に収束することを通じて、連続的アナログ波形を離散的デジタル表現に変換する。ますます増加するビット数、およびより低い基準電圧で動作する能力を持つことに伴い、ＡＤＣの試験は困難で高い費用がかかるものになってきている。例えば、３．３Ｖの電圧基準を有する１２ビットＡＤＣは、
の最小有効ビット（ｌｅａｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ、ＬＳＢ）を有する。
試験機器は、さらにより良好な直流（ｄｉｒｅｃｔ ｃｕｒｒｅｎｔ、ＤＣ）精度を有しなければならない。

ＡＤＣを試験するためのアプローチは数多く存在する。１つのアプローチは、１〜２ｍＶの精度をもたらすことができる混合信号自動試験装置を用いることである。１つのアプローチは、ＡＤＣの仕様を超える試験限界を設定することである。これは、ＡＤＣの仕様は生産試験において完全に検証されないことを意味し得る。不十分な試験器の精度による歩留まり損失を受け入れることも１つの選択肢である。このアプローチは、ＡＤＣの動作における適切な信頼性を与えない不十分な試験結果のために、不都合である。

下記のことは、本発明の１つ以上の態様の基本的理解を与えるために、簡略化した概要を提示する。この発明の概要は本発明の幅広い概説ではなく、本発明の枢要または重要な要素を特定することも、その範囲を線引きすることも意図されていない。むしろ、発明の概要の主目的は、本発明のいくつかの概念を、後に提示されるより詳細な説明への前置きとして、単純化された形態で提示することである。

本開示は、アナログ値をデジタル的に表現するために用いる装置に関する。装置は、入力ノードにおける電圧を、出力ノードにおいて提供されるデジタル表現に変換するように構成されるＡＤＣを備える。装置は、入力ノードにおける電圧が第１の閾値レベルに少なくとも等しく、かつ第２の閾値レベルを超えないかどうかを判定するように構成されるサンプル選択ユニットを備える。装置は、判定したことに基づいて、デジタル表現をビンの組のうちのビンに選択的に関連付けるように構成される。本明細書においてさらに開示されるのは、ＡＤＣを試験する方法に関する諸実施形態である。

この発明の概要は、請求項の範囲または意味を解釈または限定するために用いられることはないという了解の下で提示される。この発明の概要は、クレームされている主題の枢要な特徴または本質的な特徴を特定することを意図されておらず、また、クレームされている主題の範囲を決定する助けとして用いられることも意図されていない。その他の方法、装置およびシステムも開示される。当業者は、以下の詳細な説明を読み、添付の図面を見れば、追加の特徴および利点を認識するであろう。

いくつかの実施形態に係る装置を示す概略図である。 いくつかの実施形態に係る図１の装置に用いるためのウィンドウコンパレータを示す概略図である。 いくつかの実施形態に係る図１の装置内のＡＤＣからの出力を示す図である。 いくつかの実施形態に係る図１の装置内の例示的なウィンドウコンパレータからの出力を示す図である。 いくつかの実施形態に係る図１の装置内のＡＤＣを試験する際に提供されるヒストグラムを示す図である。 いくつかの実施形態に係るＡＤＣを試験する方法を示すフローチャートである。 いくつかの実施形態に係る図１の装置に用いるためのウィンドウコンパレータを示す図である。

図１は、アナログ値をデジタル的に表現するために用いる装置（例えば、マイクロコントローラ）１００を示す概略図である。装置１００は、電圧発生器１１０、ＡＤＣ１２０、ウィンドウコンパレータ１３０、フィルタオペレータ１４０、およびプロセッサ１５０を含む。

電圧発生器１１０は、所定の時間関数に従って変化する電圧を発生し、出力ノード１１９における電圧をＡＤＣ１２０およびウィンドウコンパレータ１３０に提供するように構成される。所定の時間関数はランプであることができる。すなわち、時間とともに単調に上昇するか、または、代替実装形態では、時間とともに単調に降下するものであることができる。換言すると、ランプは上向きまたは下向きであることができる。例えば、所定の関数は、例えば、タイムライン図１１５に概略的に示されるとおりの、第１の電圧Ｕ_１から第２の電圧Ｕ_２までの時間的な直線ランプである。特にあらかじめ定められている場合には、シヌソイド関数または任意のその他の時間関数などの他の関数も、かくして所与の時間における電圧レベルを知ることができるならば、同様に企図することができる。

ＡＤＣ１２０は、ＡＤＣ入力ノード１２１において提供された電圧をデジタル表現に変換し、それをＡＤＣ出力ノード１２９において提供するように構成される。デジタル表現は、アナログ電圧値のデジタルコードであることができる。デジタルコードは、「低」電圧レベルおよび「高」電圧レベルの列として、および／または「低」電圧レベルと「高」電圧レベルとの間の遷移として表されることができる。ＡＤＣ入力ノード１２１は、電圧発生器１１０からの電圧を受電するために電圧発生器１１０の出力ノード１１９に結合される。したがって、ＡＤＣ出力ノード１２９において提供されるデジタルコードは、電圧発生器１１０によって発生された電圧のアナログ値を表現することができる。

ＡＤＣ１２０は、伝達関数によって特徴付けられる。伝達関数は、ＡＤＣ出力対入力の関数を定義するコード対電圧関係である。タイムライン図１２５に、ＡＤＣ１２０の伝達関数に従うアナログ直線電圧ランプ１１５に対応する例示的なデジタル出力が概略的に示される。伝達関数を所与として、ＡＤＣ１２０の入力ダイナミックレンジは最小電圧および最大電圧を指定する。ＡＤＣ入力ノード１２１において提供された電圧が入力ダイナミックレンジ内にある場合には、このとき、ＡＤＣ１２０は、提供された電圧を表現するデジタルコードを生成する。理想遷移電圧は、ＡＤＣ出力が、理想伝達関数に従い、１つのコードから別のものへ変化するＡＤＣ１２０の入力ダイナミックレンジ内の電圧である。対照的に、ＡＤＣ１２０は、ＡＤＣの入力ダイナミックレンジの外側にある電圧、すなわち、最小電圧を下回るか、または最大電圧を上回る電圧のいかなるデジタル表現も出力しない。したがって、ＡＤＣの入力ノード１２１がＡＤＣの入力ダイナミックレンジの外側の電圧に設定された場合には、このとき、ＡＤＣの出力１２９において提供されるデジタルコードは、ＡＤＣ入力ノード１２１における電圧を表現すると見なされてはならない。

ＡＤＣ１２０の実際の伝達関数とＡＤＣの理想伝達関数との間には不一致が存在し得る。例えば、ＡＤＣ１２０のオフセット誤差は、理想的な最初の遷移電圧と実際の最初の遷移電圧との差である。ゲイン誤差は、ＡＤＣの理想伝達関数の勾配とＡＤＣ１２０の実際の伝達関数の勾配との差である。ゲイン誤差は、理想伝達関数と実際の伝達関数との間の最初の変換から最後の変換までの理想コード幅の数の差として測定される。ここで、理想コード幅とは、理想ＡＤＣが各コードに変換するであろうダイナミック入力レンジの量（ボルト単位）である。

ウィンドウコンパレータ１３０は、電圧発生器１１０の出力ノード１１９に結合され、ウィンドウコンパレータ入力ノード１３１において提供された電圧を、第１の閾値電圧Ｖ−、およびＶ−よりも大きい第２の閾値電圧Ｖ＋によって規定される電圧窓と比較するように構成される。いくつかの実装形態では、Ｖ＋およびＶ−はＡＤＣ１２０にも印加される。ウィンドウコンパレータ１３０は、出力ノード１３９において、比較の結果にフラグをつけるように構成される。タイムライン図１３５に、アナログ直線電圧ランプ１１５の入力電圧がコンパレータの電圧窓の内側にあるか否かフラグをつける、ウィンドウコンパレータ１３０の例示的な出力信号が概略的に示される。

一例を示すと、図２は、いくつかの実施形態に係る図１の装置に用いるためのウィンドウコンパレータ１３０を示す概略図である。図１からの同様の参照符号は同じ要素に対応する。ウィンドウコンパレータ１３０は、第１の閾値電圧Ｖ−に設定されるべき第１のノード２３１、および第２の閾値電圧Ｖ＋に設定されるべき第２のノード２３２を有する。さらに、ウィンドウコンパレータ１３０は、例えば、電圧発生器１１０からの、入力電圧Ｖｉｎを受電するように構成される電圧入力ノード１３１を有する。ウィンドウコンパレータ１３０は、第１の閾値電圧に設定される第１のノード２３１に結合され、入力ノード１３１に結合される第１のコンパレータ２３３を備える。さらに、ウィンドウコンパレータ１３０は、第２の閾値電圧Ｖ＋に設定される第２のノード２３２に結合され、入力ノード１３１に結合される第２のコンパレータ２３４を備える。本例では、ＮＡＮＤゲート２３５が、コンパレータ２３３および２３４からの出力に結合され、デジタル信号をウィンドウコンパレータ１３０の出力ノード１３９へ出力するように構成される。入力ノード１３１における入力電圧がＶ−よりも大きく、かつＶ＋よりも小さい場合には、このとき、ウィンドウコンパレータ１３０はウィンドウコンパレータ出力ノード１３９を２つの既定のレベルのうちの一方に設定し、さもなければ他方のレベルに設定する。例えば、入力ノード１３１における電圧がＶ−よりも大きく、かつＶ＋よりも小さい場合には（「ウィンドウコンパレータ」内の語「ウィンドウ（窓）」はこれに由来する）、「高」レベルに設定し、さもなければ、「低」レベルに設定する。それゆえ、ウィンドウコンパレータ１３０は、出力ノード１３９において、入力電圧Ｖｉｎが所定の電圧窓の内側にあること、またはないことを指示するフラグを提供する。無論、定義は逆にすることもできる。それは当業者による設計的事項である。さらに、当業者の設計上の選択として、ウィンドウコンパレータ１３０は、ウィンドウコンパレータ入力ノード１３１における電圧がＶ−に等しい場合、および／またはＶ＋に等しい場合にも「高」レベルを提供するように構成されることができる。さらに、当業者は、上述の構成要素および電圧の他の構成を、同等の動作を達成するために企図することができる。

フィルタオペレータ１４０は、ＡＤＣ１２０およびウィンドウコンパレータ１３０からの出力を受け入れ、合成出力信号をさらなる処理のために提供するように構成される。タイムライン図１４５に、上述のタイムライン図１１５、１２５、１３５に示されるとおりの出力、およびフィルタオペレータ１４０からの出力に基づく例示的な信号が概略的に示される。いくつかの実施形態では、フィルタオペレータ１４０が、ウィンドウコンパレータの出力が「高」である場合には、ＡＤＣの出力を処理のために選択し、さもなければ、ＡＤＣの出力を選択せず、代わりに、それを抑圧し、「低」を出力するように、フィルタオペレータ１４０は、ＡＤＣ１２０からの入力に対する選択フィルタの役割を果たすように構成される。代替実施形態では、ＡＤＣ１２０およびウィンドウコンパレータ１３０は異なって配置することができ、かつ／または、信号レベルは、選択フィルタ関数を実施するために異なって用いることができる。例えば、ウィンドウコンパレータは、フィルタオペレータまたは同様のものの使用を回避するために、ＡＤＣに直列に結合されることができる（図１には示されていない）。いくつかの実施形態では、例えば、プロセッサ１５０が、ＡＤＣ１２０およびウィンドウコンパレータ１３０から出力されたフラグに基づいて、選択フィルタ機能性を提供するように構成される場合には、フィルタオペレータ１４０を回避することができる。したがって、本明細書において、フラグは、より具体的に、選択フラグとも呼ばれる。

プロセッサ１５０は、ＡＤＣの出力１２９およびウィンドウコンパレータの出力１３９に結合される。フィルタオペレータ１４０が存在する、図１に示されるとおりの実施形態では、結合はフィルタオペレータ１４０内で実現されることができる。プロセッサ１５０は、プロセッサ入力ノード１５１において受信された信号を処理するように構成される。プロセッサは、例えば、発生器１１０の出力ノード１１９において提供される電圧の発生を制御するための、制御信号を電圧発生器１１０に提供するように構成されることができる。

本開示の一態様によれば、プロセッサ１５０は、ＡＤＣ１２０を試験するように構成される。この目的を達成するために、プロセッサは、例えば、電圧ランプなどの電圧変更の発生に用いるための所定の時間関数を記憶することができる。例えば、所定の関数は、既定の試験範囲最小電圧から既定の試験範囲の最大電圧までの電圧の直線ランプ（電圧振動とも呼ばれる）である。換言すれば、直線ランプの間に、電圧は定常的に上昇する。既定の試験範囲の最大電圧から最小電圧までの直線ランプなどの、他の試験関数を用いることもできる。当業者はまた、電圧発生器１１０の出力１１９において提供される電圧が既知であるか、またはＡＤＣの試験の間にプロセッサ１５０によって再構築されることができる限り、電圧が試験の間に単調に変化しない時間関数を用いることを企図することもできる。関数のいくつかの実施形態によれば、電圧は、ＡＤＣ１２０のダイナミック入力レンジを下回るレベルから、ダイナミック入力レンジを上回るレベルまで掃引されるか、またはその逆に掃引されることになる。

プロセッサ１５０（または装置１００に結合され、ＡＤＣ出力を処理するように構成された何らかの他の処理デバイス）は、電圧ランプの間の既定の時点におけるデジタルコードを観察するように構成される。これらの時点は、例えば、電圧発生器関数が直線状である実装形態では、同じ間隔で均等に離間配置されることができるが、時点における発生電圧が時間関数として知られることができる他の実装形態も同様に企図することができるであろう。例えば、試験ランプを開始する時間を所与として、サンプルを定期的に取得することは、サンプルを既定の時点において取得することを意味する。発生電圧が既定の試験範囲にわたって掃引されるに従い、既定の時点において観察されるデジタルコードのカウントが数えられる。

図３Ａは、例えば、Ｎ＝３ビットを有するデジタルコードを発生するように構成される、ＡＤＣ１２０などの、いくつかの実施形態に係るＡＤＣからの出力を示す図である。入力電圧Ｖｉｎが既定の試験範囲の最小電圧から最大電圧まで振動するに従い、サンプル時点において、様々なデジタルコードがＡＤＣ１２０から出力されるのが観察される。図示の例では、デジタルコードは、０から７までの２＾Ｎ＝８個の値を表現する。

図３Ｂは、ウィンドウコンパレータ１３０などの、いくつかの実施形態に係る例示的なウィンドウコンパレータからのサンプル時点における出力を示す図である。入力電圧Ｖｉｎが既定の試験範囲の最小電圧から最大電圧まで振動するに従い、入力電圧Ｖｉｎが第１の閾値Ｖ−を下回る限り、「低」レベル信号がウィンドウコンパレータから出力され、ウィンドウコンパレータ１３０の入力電圧が「窓」の内側にある場合、すなわち、入力電圧が第１の閾値Ｖ−を超えるが、第２の閾値Ｖ＋を超えない場合には、「高」レベル信号が出力され、入力電圧Ｖｉｎが第２の閾値Ｖ＋を超える場合には、「低」信号が出力される。

図４は、いくつかの実施形態に係る図１の装置内のＡＤＣ１２０を試験する際に提供されるヒストグラムを示す図である。図４において一例として示されるヒストグラムは８つのビンを有する。各ビンは、ＡＤＣ１２０が、入力電圧Ｖｉｎのサンプルのレベルを表現するべく発生するように構成されるデジタルコードに１対１に関連付けられる。したがって、図示の例の場合には、ビンは、ウィンドウコンパレータ１３０の電圧窓内におけるＡＤＣ１２０およびウィンドウコンパレータ１３０への入力電圧Ｖｉｎの掃引の間の様々な時点において観察された２＾３個のデジタルコード０〜７（すなわち、２進数０００〜１１１）のサンプルのカウントを含む。例えば、入力電圧Ｖｉｎが第１の閾値Ｖ−を超えると、値０を表現するデジタルコード０００の２つのサンプルが観察され、値１を表現するデジタルコード００１の４つのサンプルが観察されるなどする。

図５は、いくつかの実施形態に係るＡＤＣを試験する方法を示すフローチャートである。これより、図５を参照して装置の動作が説明される。

Ｓ５１０において、プロセッサ１５０はカウンタを、２＾Ｎ個のビンの組を含むヒストグラムの現在のビンとして第１のビンに関連付ける。ここで、Ｎは、試験方法において発生されるべきデジタルコードのビット数である。

Ｓ５２０において、電圧発生器１１０は入力電圧Ｖｉｎのランプを開始する。

Ｓ５３０において、プロセッサ１５０は、ＡＤＣ１２０の出力ノード１２９において、１つのデジタルコードから別のものへの遷移が生じたかどうかを判定する。遷移が生じた場合には、このとき、Ｓ５３５において、カウンタを次のビンに関連付ける。さもなければ、現在のビンへのカウンタの関連付けを変更しない。

Ｓ５４０において、ウィンドウコンパレータの入力ノード１３１において、入力電圧Ｖｉｎが、ウィンドウコンパレータ１３０によって提供される電圧窓の内側にあるか否かを判定する。入力電圧がウィンドウコンパレータの第１の閾値電圧Ｖ−よりも大きく、かつウィンドウコンパレータの第２の閾値電圧Ｖ＋よりも小さい場合には、このとき、Ｓ５４５において、ＡＤＣ１２０がＡＤＣの出力ノード１２９において提供するデジタルコードによって表現されるとおりの入力電圧Ｖｉｎの現在のサンプルは、現在のビン内にカウントするために選択される。これにより、現在のサンプルのデジタルコードは現在のビンに選択的に関連付けられる。したがって、カウンタは、現在のビンに関連付けられたサンプルカウントを１だけインクリメントする。いくつかの実装形態では、Ｓ５４５における、入力電圧Ｖｉｎのサンプルの取得は、互いから均等に離間配置された時点においてのみ連続して実行される。ここで、時点間の間隔は、いくつかの実施形態では、プロセッサ１５０の制御下で、事前に定義されることができる。

Ｓ５５０において、プロセッサ１５０は、電圧ランプが完了したかどうかを判定する。入力電圧Ｖｉｎが電圧発生器の電圧振動の最大電圧に達すると、電圧ランプは完了し、その時までには、ビンの各々に関して、それぞれのビンに関連付けられ、Ｓ５４５を参照して上述されたようにインクリメントされたサンプルカウントによって表現されるとおりのサンプル数が観察されている。電圧振動が完了すると、次に、Ｓ５６０において、プロセッサ１５０は、カウンタデータ、すなわち、ビンごとに観察されたサンプルカウントの処理を開始する。あるいは、入力電圧Ｖｉｎが依然としてランプしている間は、本方法は、上述されたように、Ｓ５３０から継続する。

Ｓ５６０において、プロセッサ１５０は、入力電圧Ｖｉｎがウィンドウコンパレータ１３０の電圧窓内にあった間、すなわち、Ｖ−＜Ｖｉｎ＜Ｖ＋であった間に取得された全サンプルのカウント［Ｍ］を求める。ウィンドウコンパレータ１３０の出力１３９が「高」であった間、すなわち、入力電圧がＡＤＣ１２０についての有効範囲にある間に取得されたサンプルのカウント［Ｍ］に基づき、かつデジタルコードのＮ個のビットに基づいて、プロセッサ１５０はコード当たりの理想ヒット数Ｈｉを算出することができる：
Ｎビットを有する理想ＡＤＣのコード当たりの理想ヒット数［Ｈｉ］は、コンパレータのＶｏｕｔが高い（例えば、入力における電圧が有効範囲内であることを信号で伝える）時のサンプル数Ｍをカウントすることによって算出することができる。図３Ｂに示される例では、入力電圧Ｖｉｎがウィンドウコンパレータ１３０の窓の内側にある間、すなわち、Ｖ−＜Ｖｉｎ＜Ｖ＋である間に、全部でＭ＝３６個のサンプルが取得された。したがって、理想的に直線的なＡＤＣを仮定すると、コード当たりの理想ヒット数Ｈｉ＝Ｍ／２＾Ｎ、すなわち、図示の例では、Ｈｉ＝４．５になる。

Ｓ５７０において、プロセッサ１５０は第１のビンのサンプルカウントを処理し、ＡＤＣ１２０のオフセット誤差（第１のコード遷移誤差とも呼ばれる）を導出する。理想的な第１のコード遷移は、１つのデジタルコードによって包含される電圧ランプの後に生じる。１つのデジタルコードは最小有効ビット（ＬＳＢ）であるため、本明細書においてＬＳＢとも呼ばれる。ＡＤＣ１２０の例示的な実装形態は、半ＬＳＢだけ補正される伝達曲線を有するため。したがって、第１の理想コード遷移電圧ｙ［０］は、半ＬＳＢがすでに過ぎてから生じる：
本例では、実際の第１のコード遷移は、ウィンドウコンパレータの電圧窓内で２つのサンプルが取得された後に生じる。それゆえ、（半ＬＳＢ補正された）ＡＤＣ１２０の第１のコード誤差ｙ［０］は、（２／４．５−１／２）ＬＳＢ＝（８／１８−９／１８）ＬＳＢ＝−１／１８ ＬＳＢ。

Ｓ５８０において、プロセッサ１５０は、ＡＤＣ１２０のゲイン誤差を求めるために各ビンのサンプルカウントを処理する。オフセット誤差が差し引かれる場合には、ゲイン誤差はＡＤＣのフルスケール誤差とも呼ばれる。電圧窓内で取得されるべく選択されたサンプル数［Ｍ］に基づいて、プロセッサ１５０はコード当たりの平均ヒット数を算出する。ウィンドウコンパレータ１３０の外側の入力電圧Ｖｉｎのためのデジタルコードに関連付けられないビンのみを用いて、すなわち、−図示の例では−２進数０００および２進数１１１（１０進値０および７）に関連付けられるビンを無視して、コード当たりの実際の平均ヒット数（本明細書においてはより簡単にコード当たりの平均ヒット数［Ｈｍ］と呼ばれる）を算出することができる。図３Ａ、図３Ｂおよび図４を参照して説明される例では、コード当たりの平均ヒット数は、Ｈｍ＝３２／７＝４．５７。依然としてＳ５８０において、プロセッサ１５０はゲイン誤差を算出することができる。コード当たりの平均ヒット数［Ｈｍ］がコード当たりの理想ヒット数［Ｈｉ］と異なる場合には、これは、ゼロでないゲイン誤差Ｇｅｒｒをもたらすことになる：
それゆえ、図示の例では、ゲイン誤差は、Ｇｅｒｒ＝２＾３＊（１−４．５／４．５７）＝０．１２２５と算出される。

Ｓ５９０において、プロセッサは引き続きデータを処理することができ、例えば、総合未調整誤差（Ｔｏｔａｌ Ｕｎａｄｊｕｓｔｅｄ Ｅｒｒｏｒ、ＴＵＥ）を求める。ＡＤＣ１２０の伝達関数を単調と仮定し、サンプル第１のコード遷移をヒストグラムデータと併せて用いて、他の遷移点を算出することが可能である。
本例では、８つのコードが７つのコード遷移によって分離されている。すなわち、ｉ＝１，．．．，７について、値は、Ｙ［１］＝２、Ｙ［２］＝６．５、Ｙ［３］＝１１、Ｙ［４］＝１５．５、Ｙ［４］＝２０、Ｙ［５］＝２４．５、Ｙ［６］＝２９、およびＹ［７］＝３３．５。当業者は、ＡＤＣ１２０の他の特性の算出がプロセッサ１５０によって実行されることを企図することができる。

装置１００の利点は、標準的プロセッサの若干の変更または（再）構成、すなわち、ウィンドウコンパレータとしてのデルタシグマＡＤＣの構成のみが、本明細書において開示されるＳＡＲ ＡＤＣ試験能力を実現するために必要とされ得ることである。

本明細書において開示されるＡＤＣ試験の解決策は、従来の方法と比較しても有利である。利点には、ウィンドウコンパレータの機能性がデルタシグマＡＤＣによって提供されることができるという点で、資源に関する要求がより少ないことがある。多くの集積回路はデルタシグマＡＤＣを含むため、デルタシグマＡＤＣを再利用することによって、ウィンドウコンパレータを実装するための特別の回路機構を最小限に抑えるか、またはさらに、完全に回避することさえできる。

図６は、いくつかの実施形態に係る図１の装置のウィンドウコンパレータと共に用いるための基準電圧ユニット６３０を示す図である。基準電圧ユニット６３０は、コンパレータユニット６３３、プッシュ−プル回路６３７、およびフィルタ６３１と共に実装されるデルタシグマＡＤＣ６３５を備える。

いくつかの実装形態では、プッシュ−プル回路６３７は、もっぱらウィンドウコンパレータ内でのみ用いられるために設けられる必要はなく、再利用されること、すなわち、より大きな応用回路の他の機能ブロックから「借用されること」ができる。いくつかの実施形態では、プッシュ−プル回路６３７は、集積回路チップの組み込み自己テスト（ＢＩＳＴ）モジュールの一部を形成する。プッシュ−プル回路はＢＩＳＴ機能のために実装され、再利用もされる。いくつかの実施形態では、プッシュ／プル回路６３７は電流源と共に実装される。別の実施形態は、電流源の代わりに、電荷ポンプ（容量性）または２つの電荷ポンプであることができる。

プッシュ−プル回路６３７およびデルタシグマＡＤＣ６３５は、デジタル−アナログコンバータ（ＤＡＣ）として動作するように構成されることができる。シグマデルタＡＤＣは別の種類のＡＤＣ（ＳＡＲ、フラッシュなど）であることもできる。

いくつかの実施形態では、シグマデルタＡＤＣ６３５はフィードバックループの形で構成される。動作時、シグマデルタＡＤＣ６３５から出力され、フィルタ６３１を通過したアナログ電圧のデジタル表現は、コンパレータユニット６３３内で、プロセッサ１５０によって提供されたデジタル値と比較されることができる。コンパレータユニット６３３内に含まれるデジタル制御論理は、シグマデルタＡＤＣのデジタルの結果が、プロセッサ１５０から提供されたデジタル値と同一になるまで、出力を供給または接地するべくプッシュまたはプルするように構成される。それゆえ、システムは電圧調整ループを形成する。

基準電圧ユニット６３０は、マイクロコントローラ１５０と協働するように構成される。具体的には、コンパレータユニット６３３はプロセッサ１５０に結合され、プロセッサ１５０からの制御信号を受信するように構成される。プロセッサ１５０の使用の代替または補完として、ＢＩＳＴ機能を提供するための制御論理（図示せず）を実装することができる。いくつかの実装形態では、制御論理は、開始時、またはさもなければ制御動作を再開する前に組み込み自己テストを実行するように構成される。

基準電圧ユニット６３０は、ＤＡＣ構成を活用するように構成される。出力ノード６３９における電圧は、プロセッサ１５０による制御に従って駆動されることができる。それゆえ、回路は出力ノードを第１の閾値電圧Ｖ−に設定することができ、入力電圧のランプの間に入力電圧が第１の閾値電圧を越えた後に、回路は出力ノード６３９を第２の閾値電圧Ｖ＋に設定することができる。

いくつかの態様は装置との関連で説明されているが、これらの態様はまた、対応する方法にも相当し、ブロックまたはデバイスは、方法ステップ、または方法ステップの特徴に対応する。類似して、方法ステップとの関連で説明されている諸態様はまた、対応する装置の、対応するブロックまたは要素または特徴の説明にも相当する。開示されている構成は、論理回路またはＶＬＳＩ設計を用いたハードウェアの形で、部分的に、または完全に実装されてもよい。

上述のことは例示的な実施形態に関連して説明されているが、用語「例示的」は、最良または最適ものではなく、単に一例を意図されているにすぎないことが理解される。したがって、本開示は、本開示の範囲内に含まれ得る代替物、変形体および同等物を包括することを意図されている。

本明細書で使用するとき、用語「結合される（ｃｏｕｐｌｅｄ）」および「接続される（ｃｏｎｎｅｃｔｅｄ）」は、様々な要素がどのようにインタフェース連結するのかを記述するために使用されていてもよい。別途明示的に断るか、または少なくとも暗示しない限り、このように記述された様々な要素のインタフェース連結は、直接的なものまたは間接的なもののいずれかであってもよい。

本明細書で使用するとき、「第１（ｆｉｒｓｔ）」、「第２（ｓｅｃｏｎｄ）」、および同様のものなどの用語は、同様に、様々な要素、領域、区域などを記述するために用いられ、同じく、限定を意図されてはいない。

例示的な実装形態の上述の記述においては、説明を目的として、クレームされているとおりの本発明をよりうまく説明するために、特定の数、材料構成、およびその他の細部が記載されている。しかし、クレームされている発明は、本明細書において記述されている例示的なものと異なる細部を用いて実施されてもよいことが当業者には明らかであろう。場合によっては、例示的な実装形態の記述を明確にするために、周知の特徴は省略されるか、または簡略化される。

本明細書においては、特定の実施形態が図示され、説明されているが、種々の代替および／または同等の実装形態が、本開示の範囲から逸脱することなく、図示され、説明されている特定の実施形態と置き換えられ得ることが当業者によって理解されるだろう。本明細書において説明されている様々な実施形態の特徴は、別途特に断りのない限り、互いに組み合わせられてもよいことを理解されたい。本開示は、本明細書において説明されている特定の実施形態の任意の適応例または変形例を包括することを意図されている。

１００ 装置
１２０ ＡＤＣ
１３０ ウィンドウコンパレータ
１１０ 電圧発生器
１２１ ＡＤＣ入力ノード
１２９ ＡＤＣ出力ノード
１３１ ウィンドウコンパレータ入力ノード
６３５ デルタシグマＡＤＣ
６３３ コンパレータユニット

Claims (25)

1. アナログ−デジタルコンバータを試験するために用いる方法であって、
   ビンの組を提供することと、
   電圧を変更することと、
   前記電圧の前記変更の間に、複数の時点において、前記電圧のサンプルを取得することと、
   選択フラグを提供することと、
   前記選択フラグが設定される場合それに応じて、前記サンプルを前記ビンの組のうちの１つのビンに各々関連付けることと、
   を含む方法。
2. 前記方法が、
   前記電圧が第１の閾値レベルを超えるかどうかを判定することと、
   前記サンプルが取得された時に前記電圧が前記第１の閾値レベルを超える場合には、前記サンプルを前記ビンの組のうちの前記１つのビンに選択的に関連付けるべく前記選択フラグを設定することと、
   をさらに含む、請求項１に記載の方法。
3. 前記方法が、
   前記電圧が、前記第１の閾値レベルを上回る第２の閾値レベルを下回るかどうかを判定することと、
   前記サンプルが取得された時に前記電圧が前記第２の閾値レベルを下回る場合には、前記サンプルを前記ビンの組のうちの前記１つのビンに選択的に関連付けるべく前記選択フラグを前記設定することを実行することと、
   をさらに含む、請求項２に記載の方法。
4. 前記ビンの組のうちの１つのビンへのサンプルの前記選択的関連付けが、
   前記ビンの組の各ビンをデジタル表現に１対１に関連付けることと、
   前記サンプルを前記サンプルのデジタル表現に関連付けることと、
   を含む、請求項１に記載の方法。
5. 前記電圧のサンプルの前記取得が、互いから均等に離間配置された時点において連続して実行される、請求項１に記載の方法。
6. 前記電圧の前記変更が所定の電圧変更時間関数に従って実行される、請求項１に記載の方法。
7. 前記電圧の前記変更が前記電圧のランプである、請求項１に記載の方法。
8. 前記電圧の前記ランプが前記電圧を時間とともに直線的に変化させる、請求項７に記載の方法。
9. ビンに選択的に関連付けられた最低電圧で取得された第１のサンプルに関連付けられた第１のビンに関連付けられたサンプル数に基づいてコンバータオフセットを導出することを含む、請求項１に記載の方法。
10. 前記電圧が前記第１の閾値レベルに達すると、前記第１のサンプルを選択することを含む、請求項９に記載の方法。
11. 前記電圧が前記第２の閾値レベルに達すると、別のサンプルを選択することを停止することを含む、請求項１０に記載の方法。
12. 前記ビンの組のうちの任意の１つのビンに関連付けられた全てのサンプルの合計を提供することと、
    前記合計に基づいて、ビン当たりの平均サンプル数を導出することと、
    を含む、請求項６に記載の方法。
13. 前記ビンの組内のビンごとに、前記電圧変更時間関数に基づいて、前記ビンの理想サンプル数を導出することを含む、請求項１２に記載の方法。
14. 第１の選択されたサンプル電圧に関連付けられた第１のビンに関連付けられたサンプル数に基づき、かつ前記第１のビンの前記理想サンプル数に基づいて、前記アナログ−デジタルコンバータのオフセットを導出することと、
    第２のビンに関連付けられたサンプル数に基づき、かつ前記第２のビンの前記理想サンプル数に基づいて、前記第２のビンのゲイン誤差を導出することと、
    のうちの少なくとも１つを含む、請求項１３に記載の方法。
15. 前記ビンに関連付けられたサンプル数を観察すること、をさらに含む、請求項１に記載の方法。
16. アナログ値をデジタル的に表現するために用いられる装置であって、前記装置は、
    入力ノードにおける電圧を、出力ノードにおいて提供されるデジタル表現に変換するように構成されるアナログ−デジタルコンバータと、
    前記入力ノードにおける電圧が第１の閾値レベルを超え、かつ第２の閾値レベルを超えないか否かを判定することを実行するように構成されるサンプル選択ユニットと、
    を備え、
    前記装置は、前記判定が正の場合、前記デジタル表現をビンの組のうちの１つのビンに選択的に関連付けるように構成される、装置。
17. 前記装置が、最低電圧に関連付けられたビンに関連付けられたサンプル数に基づいて、前記アナログ−デジタルコンバータのオフセットを導出するように構成される、請求項１６に記載の装置。
18. 前記装置が、平均サンプル数に対する差として各ビンに関連付けられたサンプル数に基づいて、前記アナログ−デジタルコンバータのゲイン誤差を導出するように構成される、請求項１７に記載の装置。
19. 前記入力ノードが、電圧変更時間関数に従って前記電圧を変更するように構成される電圧発生器に結合されるように構成される、請求項１６に記載の装置。
20. 前記電圧変更時間関数が、前記電圧をランプさせるように事前に定義される、請求項１９に記載の装置。
21. 前記サンプル選択ユニットが、前記入力ノードにおける前記電圧を前記第１の閾値レベルおよび／または前記第２の閾値レベルと比較するように構成されるコンパレータを備える、請求項１６に記載の装置。
22. 前記サンプル選択ユニットが、前記入力ノードにおける前記電圧を前記第１の閾値レベルおよび／または前記第２の閾値レベルと比較するように構成される別のアナログ−デジタルコンバータを備える、請求項１６に記載の装置。
23. 前記別のアナログ−デジタルコンバータがデルタシグマコンバータとして提供される、請求項２２に記載の装置。
24. 前記装置が、
    ビンの組を提供する動作と、
    電圧を変更する動作と、
    前記電圧の前記変更の間に、複数の時点において、前記電圧のサンプルを取得する動作と、
    選択フラグを提供する動作と、
    前記選択フラグが設定される場合それに応じて、前記サンプルを前記ビンの組のうちの１つのビンに各々関連付ける動作と、
    前記電圧が第１の閾値レベルに達したかどうかを判定する動作と、
    前記サンプルが取得された時に前記電圧が前記第１の閾値レベルに達した場合には、前記サンプルを前記ビンの組のうちの前記１つのビンに選択的に関連付けるべく前記選択フラグを設定する動作と、
    からなる動作群内の少なくとも１つの動作を含む組み込み自己テストを実行するように構成される、請求項１６に記載の装置。
25. 前記装置が前記電圧発生器を含む、請求項１６に記載の装置。