JP2017511052A

JP2017511052A - 組み込みデバイスのためのオンチップアナログ−デジタル変換器（ａｄｃ）直線性試験

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Publication number: JP2017511052A
Application number: JP2016554599A
Authority: JP
Inventors: ハリントンコーマック; モーシェジアンケン; アルマンアンドリュー
Original assignee: 日本テキサス・インスツルメンツ株式会社; テキサスインスツルメンツインコーポレイテッド
Priority date: 2014-02-28
Filing date: 2015-03-02
Publication date: 2017-04-13
Anticipated expiration: 2035-03-02
Also published as: EP3111559B1; WO2015131197A1; EP3111559A4; US20150249458A1; EP3111559A1; US9240798B2; CN106063132A; JP6562562B2; CN106063132B; WO2015131197A9

Abstract

記載される例において、ＡＤＣの直線性を試験する方法が、ＡＤＣ入力電圧ステップ調整を示すトリガ信号を受信すること（１３１０）、及びこのトリガ信号を受信する際にＡＤＣ出力サンプルを読み取ること（１３１１）を含む。ＡＤＣ出力サンプルは、Ｎ個の離散ＡＤＣ出力コードに対応するＮ個の整数値の値範囲を有する。またこの方法は、Ｍ個の連続ＡＤＣ出力コードについてコード出現のヒストグラムを演算すること（１３１２）を含む。ヒストグラムは、Ｍ個の連続ＡＤＣ出力コードに対応するＭ個のビンを含み、ＭはＮより小さい。更にこの方法は、Ｋ個のＡＤＣ出力サンプルの読み取りの間隔でのヒストグラムに従ってＤＮＬ値及びＩＮＬ値を更新すること、及び、ＤＮＬ及びＩＮＬの値を更新した後、ヒストグラムをＡＤＣ出力コード１つ分シフトすること（１３３０）を含む。

Description

アナログ−デジタル変換器（ＡＤＣ）は、アナログ入力信号を一連のデジタル出力コードに変換する。アナログ信号が連続的である一方でデジタル出力コードは離散的であるため、変換プロセスは入力の量子化に関与し得る。ＡＤＣ測定は、変換プロセスにおける不正確さ（例えば、量子化誤差）並びに製造プロセスにおけるばらつき（例えば、デバイス間のばらつき）の、様々な原因により、理想的な測定から逸脱している。ＡＤＣ性能は、静的性能及び動的性能に関して特定され得る。静的性能は、オフセット誤差、利得誤差、微分非直線性（ＤＮＬ）、及び積分非直線性（ＩＮＬ）を含み得る。動的性能は、全高調波歪み（ＴＤＨ）及び信号対雑音比（ＳＮＲ）を含み得る。いくつかの組み込みデバイス（例えば、デジタル信号プロセッサ（ＤＳＰ）、システムオンチップ（ＳｏＣｓ））は、オンチップＡＤＣを含み得る。オンチップＡＤＣの性能は生産試験中に評価され得る。

組み込みデバイスのためのオンチップＡＤＣ直線性試験の説明される例において、或る方法が、ＡＤＣ入力電圧調整を示すトリガ信号を受信すること、及びトリガ信号を受信する際にＡＤＣ出力サンプルを読み取ることを含む。ＡＤＣ出力サンプルは、Ｎ個の離散ＡＤＣ出力コードに対応するＮ個の整数値の範囲内の値を有する。また、この方法は、Ｍ個の連続ＡＤＣ出力コードに関するコード出現のヒストグラムを演算することを含む。ヒストグラムは、Ｍ個の連続ＡＤＣ出力コードに対応するＭ個のビンを含み、ＭはＮより小さい。また、この方法は、Ｋ個のＡＤＣ出力サンプルの読み取りの間隔でのヒストグラムに従って、ＤＮＬ値及びＩＮＬ値を更新すること、及び、ＤＮＬ及びＩＮＬの値を更新した後、ヒストグラムをＡＤＣ出力コード１つ分シフトすることを含む。

別の実施形態において、持続性のコンピュータストレージ可読デバイスがコンピュータ実行可能命令を含み、コンピュータ実行可能命令は、プロセッサによって実行されるとき、そのプロセッサに、ＡＤＣ電圧ステップ増分を示すトリガイベントを検出させ、トリガイベントを受信する際にＡＤＣ出力サンプルを読み取らせる。ＡＤＣ出力サンプルは、Ｎ個の離散ＡＤＣ出力コードに対応するＮ個の整数値の範囲を有する。コンピュータ実行可能命令は更に、プロセッサに、Ｍ個の連続ＡＤＣ出力コードに関するコード出現のヒストグラムを更新させ、ここで、ヒストグラムはＭ個の連続ＡＤＣ出力コードに対応するＭ個のビンを含み、ＭはＮより小さい。コンピュータ実行可能命令は更に、プロセッサに、Ｋ個のＡＤＣ出力サンプルの読み取りの間隔でのヒストグラムに従って、最大ＤＮＬ値、最小ＤＮＬ値、最大ＩＮＬ値、及び最小ＩＮＬ値を更新させる。コンピュータ実行可能命令は更に、プロセッサに、最大ＤＮＬ値、最小ＤＮＬ値、最大ＩＮＬ値、及び最小ＩＮＬ値を更新した後、ヒストグラムをＡＤＣ出力コード１つ分シフトさせる。

更に別の実施形態において、或る装置が、アナログ入力信号をＮ個の離散ＡＤＣ出力コードに変換するように構成されるＡＤＣと、Ｍ個の連続ＡＤＣ出力コードに関する出現数をストアするＭ個のビンを含むヒストグラムを含むためのメモリとを含み、ここで、各ビンはＭ個のＡＤＣ出力コードのうちの１つに対応し、ＭはＮより小さい。この装置は更に、ＡＤＣ入力での電圧ステップ増分を示すトリガ信号を受信するように構成される第１のインターフェースを含み、受信されるＫ個のトリガ信号の平均がＡＤＣ出力コード遷移に対応する。この装置は更に、ＡＤＣ、メモリ、及び第１のインターフェースに結合されるプロセッサを含む。このプロセッサは、トリガ信号を受信する際にＡＤＣ出力サンプルを読み取るように、及びＡＤＣサンプルの値に対応するビン内の出現数を増分することによってヒストグラムを演算するように構成される。プロセッサは更に、Ｋ個のＡＤＣ出力サンプルの読み取りの間隔でのヒストグラムに従って、最大コード出現、最小コード出現、最大ＩＮＬ値、及び最小ＩＮＬ値を更新するように構成され、最大コード出現は最大ＤＮＬ値に比例し、最小コード出現は最小ＤＮＬ値に比例する。プロセッサは更に、最大コード出現、最小コード出現、最大ＩＮＬ値、及び最小ＩＮＬ値を更新した後、ヒストグラムをＡＤＣ出力コード１つ分シフトするように構成される。

更に別の実施形態において、持続性のコンピュータストレージ可読デバイスがコンピュータ実行可能命令を含み、コンピュータ実行可能命令は、プロセッサによって実行されるとき、プロセッサに、電圧ステップ増分を命じるため第１制御コードを設定させ、電圧ステップ増分を示すため第２制御コードを設定させ、並びに、最大コード出現、最小コード出現、最大スケーリングされたＩＮＬ値、及び最小スケーリングされたＩＮＬ値を含むＡＤＣ測定レポートと、最大コード出現、最小コード出現、最大スケーリングされたＩＮＬ値、及び最小スケーリングされたＩＮＬ値に対応するＡＤＣコードとを読み取らせる。コンピュータ実行可能命令は更に、プロセッサに、測定レポートから、最大ＤＮＬ値、最小ＤＮＬ値、最大ＩＮＬ値、及び最小ＩＮＬ値を演算させる。

様々な実施形態に従った、ＡＤＣ伝達関数と、ＡＤＣ入力電圧を離散レベル遷移ポイントに変換することによる対応するＡＤＣＤＮＬ測定とを示すグラフである。

様々な実施形態に従った、ＡＤＣ伝達関数と、ＡＤＣコード出現の対応するヒストグラムとを示すグラフである。

様々な実施形態に従ったＡＤＣ試験セットアップのブロック図である。

様々な実施形態に従ったビルトインセルフテスト（ＢＩＳＴ）エンジンのブロック図である。

様々な実施形態に従ったテストエンジンのブロック図である。

様々な実施形態に従ったＡＤＣ直線性試験コードレンジのグラフである。

様々な実施形態に従った動きヒストグラムベース法（moving histogram based method）のグラフ図である。

様々な実施形態に従った別の動きヒストグラムベース法のグラフ図である。

様々な実施形態に従ったＡＤＣＩＮＬ測定のグラフである。

様々な実施形態に従ったＡＤＣ直線性試験較正方法のフローチャートである。

様々な実施形態に従った別のＡＤＣ直線性試験較正方法のフローチャートである。

様々な実施形態に従ったＡＤＣ直線性試験方法のフローチャートである。

様々な実施形態に従った別のＡＤＣ直線性試験方法のフローチャートである。

様々な実施形態に従った、全コードヒストグラムベース法と動きヒストグラムベース法とを比較するＡＤＣＩＮＬ測定の２つのグラフである。

ＡＤＣ入力が無限数の値を有する連続電圧であり得る一方で、ＡＤＣ出力は定義された数の離散コードであり得る。したがって、ＡＤＣ入力−出力伝達特性は無限対１マッピングである。ＡＤＣの直線特性を判定するために、ＡＤＣ出力コード間の遷移電圧に関するＡＤＣ入力を表すことによって、ＡＤＣ入力とＡＤＣ出力との間に１対１マッピングが確立され得、遷移電圧は離散的である。ＡＤＣが直線性誤差を有さないとき、各隣り合う遷移レベル間の距離（例えば、ＡＤＣコード幅）は１最小有効ビット（ＬＳＢ）である。ＤＮＬは、隣り合う遷移レベル間の測定距離及び１ＬＳＢの基準距離の測度である。ＩＮＬは、各コード遷移レベルとコード遷移レベルを通る最良適合直線との間の距離の測度である。

図１は、様々な実施形態に従った、ＡＤＣ伝達関数と、ＡＤＣ入力電圧を離散レベル遷移ポイントに変換することによる対応するＡＤＣＤＮＬ測定とのグラフ１００を示す。サブグラフ１１０がＡＤＣ伝達関数を示し、サブグラフ１２０がＡＤＣＤＮＬ測定を示す。サブグラフ１１０において、ｘ軸は入力アナログ電圧をボルト単位で表し得、ｙ軸はＡＤＣ離散出力コードを表し得る。曲線１１１は、入力電圧に応答する３ビットＡＤＣについての出力伝達関数を表し得る。サブグラフ１２０において、ｘ軸は電圧遷移レベルをボルト単位で表し得、ｙ軸はＡＤＣ出力コード指数を表し得る。サブグラフ１２０において、データポイント１２１の各々がサブグラフ１１０におけるＡＤＣコード遷移に対応し得る。サブグラフ１１０及び１２０に示されるように、データポイント１２１間の距離は１ＬＳＢの理想値とは異なり得、差は微分直線性誤差（例えば、ＤＮＬ値）を表し得る。サブグラフ１２０において、データポイント１２１のエンドポイント間に引かれた線１２２は、データポイント１２１を通る最良適合直線に対応し得る。各データポイント１２１と線１２２との間の距離は、積分直線性誤差（例えば、ＩＮＬ値）を表し得る。

一実施形態において、ＡＤＣ直線性を測定するために全コードヒストグラムベース法を用いることができる。全コードヒストグラムベース法において、ＡＤＣのフルスケールレンジ内で直線的に増加する入力信号レベルに応答して、ＡＤＣ出力コード出現のヒストグラムが生成され得る。フルスケールレンジとは、最小ＡＤＣ出力コードに対応する最小電圧と、最大ＡＤＣ出力コードに対応する最大電圧との間の範囲を指し得る。ＡＤＣから充分に多くの量のサンプルを収集した後、ＤＮＬの正確な測度を提供するためにＡＤＣ出力コード出現のヒストグラムが生成され得る。ＩＮＬは、ＤＮＬ値を数値積分することによって算出され得る。ビンの数又はヒストグラムのサイズは、全コードヒストグラムベース法におけるＡＤＣ出力コードの数に対応し得る。例えば、８つのＡＤＣ出力コードを生じさせる３ビットＡＤＣに対して８つのビンを伴うヒストグラムが生成され得、１０２４のＡＤＣ出力コードを生じさせる１０ビットＡＤＣに対して１０２４のビンを伴うヒストグラムが生成され得る。

図２は、様々な実施形態に従った、ＡＤＣ伝達関数とＡＤＣコード出現の対応するヒストグラムとのグラフ２００を示す。ＡＤＣ伝達関数はサブグラフ２１０に示され、ＡＤＣコード出現の対応するヒストグラムはサブグラフ２２０に示される。サブグラフ２１０において、ｘ軸は入力アナログ電圧をボルト単位で表し得、ｙ軸はＡＤＣ離散出力コード値を表し得る。サブグラフ２１０において、曲線２１１は入力電圧に応答する３ビットＡＤＣについての出力伝達関数を表し得る。サブグラフ２２０において、ｘ軸はヒストグラムビンに対応し得るＡＤＣコード指数を表し得、ｙ軸はＡＤＣコード出現数を表し得る。図からわかるように、各ヒストグラムビンにおけるコード出現数は、曲線２１１に示されるように各隣り合う遷移レベル間の距離に比例する。そのため、コード出現のヒストグラムが、ＡＤＣＤＮＬ及びＩＮＬを測定するために用いられ得る。

いくつかの実施形態において、全コードヒストグラムベース法を用いるテスタが、ランプ電圧を（例えば、線形定電圧ステップで）ＡＤＣに印加し得、各電圧ステップ調整後、ＡＤＣ出力から１つ又は複数のＡＤＣサンプルを転送し得る。ＡＤＣ入力電圧をＡＤＣフルスケールレンジまで掃引した後、テスタはＡＤＣ出力コード出現についてのヒストグラムを生成し得、そのヒストグラムからＤＮＬ及びＩＮＬを判定し得る。こうした実施形態において、ヒストグラムのサイズはＡＤＣ出力コードの数に比例して増加し得るため、テスタは、ストレージのためにかなりの量のメモリを用い得る。加えて、大量のＡＤＣサンプルがテスタに転送される場合があるため、試験時間がかなり長くなる可能性がある。例えば、毎秒１０メガサンプル（ＭＳＰＳ）の１０ビットＡＤＣをＡＤＣ出力コード当たり平均約８出現で試験する場合、テスタは、デジタル通信インターフェース（例えば、１．５メガヘルツ（ＭＨｚ）の転送速度のＩ２Ｃ（Inter-Integrated Circuit））を介してＡＤＣから約８０００（例えば、１０２４×８＝８０９６）のＡＤＣサンプルを転送することができる。ＡＤＣ毎の試験時間は、ＡＤＣサンプル時間、及びデジタル通信インターフェースに関連付けられるその他のオーバーヘッドに応じて、約５秒から約６秒であり得る。したがって、ＡＤＣ生産試験時間はかなり長くなる可能性がある。

本明細書に開示される組み込みデバイスのためのオンチップＡＤＣ直線性試験の実施形態は、動きヒストグラムベース法を用いるＡＤＣＢＩＳＴ方式を含む。一実施形態において、ＡＤＣＤＮＬ及びＩＮＬは、演算の複雑さを低減するために改変された形式で表すことができ、その全体が再現されるように参照により本明細書に組み込まれる、米国電気電子技術者協会（ＩＥＥＥ）文書１２４１-２０００に準拠したＤＮＬ及びＩＮＬ測度を提供するために、改変されたＤＮＬ及びＩＮＬにワンタイム後処理を適用することができる。演算の複雑さが低減されると、低コスト及び／又は低性能のマイクロコントローラ（ＭＣＵ）上でのＤＮＬ及びＩＮＬ測度の実装が可能となり得、演算時間、したがって生産試験時間が短縮され得る。別の実施形態において、ＡＤＣ直線性試験が、ＤＮＬ及びＩＮＬ後演算を伴う全コードヒストグラムの代わりに、動的なＤＮＬ及びＩＮＬ演算を伴う動きヒストグラムベース法を用いることができる。動的な演算により、ＢＩＳＴが、ＡＤＣ出力コードの数よりも大幅に少ない固定数のビン（例えば、約８から約３２のビン）を用いてヒストグラムを演算すること、及び、各ＡＤＣ出力コードについてＤＮＬ及びＩＮＬが演算されるのに従ってＡＤＣ出力コードレンジにわたりヒストグラムをスライドさせることが可能となり得る。演算の複雑さが低減され（例えば、改変された形式）、メモリストレージが小さくなる（例えば、固定サイズの動きヒストグラム）と、直線性試験のためのオンチップＡＤＣを伴う組み込みデバイスにＢＩＳＴを組み込むことが可能となり得る。ＢＩＳＴは、ヒストグラム演算のための小容量（例えば、約１２８バイト）のランダムアクセスメモリ（ＲＡＭ）を備える低コスト及び／又は低性能ＭＣＵ（例えば、８０５１ＭＣＵ）で実行され得る。ＢＩＳＴプログラムコードは、組み込みデバイス内の小型（例えば、約８００バイト）の読み取り専用メモリ（ＲＯＭ）にストアされ得る。別の実施形態において、改変されたＤＮＬ及びＩＮＬ測定に適したＡＤＣ入力電圧レンジを決定するために、初期化手順を定義することができる。開示されたオンチップＡＤＣ直線性試験は、全コードヒストグラムベース法に比べて生産試験時間を約５分の１から約６分の１に減らすことが可能であり、全コードヒストグラムベース法に匹敵するＤＮＬ及びＩＮＬ測定を提供することができる。
The Institute of Electrical and Electronics Engineers (IEEE) document 1241-2000

図３は、様々な実施形態に従ったＡＤＣ試験セットアップ３００のブロック図を示す。ＡＤＣ試験セットアップ３００は、ＡＤＣ直線性（例えば、ＤＮＬ及びＩＮＬ）を試験するために好適であり得る。ＡＤＣ試験セットアップ３００は、テスタ３１０及び被試験デバイス（ＤＵＴ）３２０を含み得る。テスタ３１０及びＤＵＴは、アナログ接続３３０及びデジタル接続３４０を介して接続され得る。アナログ接続３３０は、アナログ電圧信号を伝搬するように構成される任意の物理リンクであってよい。デジタル接続３４０は、デジタル信号を高速（例えば、約１．５メガヘルツ（ＭＨｚ）又はそれ以上）で移送するように構成される任意の物理リンクであってよい。デジタル信号（例えば、読み取り信号、書き込み信号、コマンド信号など）の数、デジタル信号のフォーマット、及びデジタル信号の速度は、デジタル通信インターフェースのタイプ（例えば、Inter-Integrated Circuit（Ｉ２Ｃ））に依存し得る。いくつかの実施形態において、デジタル接続３４０は、複数タイプのデジタルワイヤード接続、例えば、Ｉ２Ｃインターフェース接続及びいくつかの汎用デジタルピン接続、を含み得る。

テスタ３１０は、アナログ電源３１１及びテストエンジン３１２を含み得る。電源３１１は、一定ステップの高精度（例えば、ミリボルト（ｍＶ）単位）線形ランプ電圧を生成するように構成される任意のデバイスであってよい。例えば、電源３１１は、信号生成器、関数生成器、又は、ＡＤＣ直線性試験のための高精度ランプ電圧を生成するために適した任意の他の回路素子であってよい。テストエンジン３１２は、インターフェース３１３（例えば、汎用インターフェースバス（ＧＰＩＢ）、回路など）を介して電源３１１を制御するように、及びデジタル接続３４０を介してＤＵＴ３２０と通信するように構成される任意のデバイスであってよい。例えば、テストエンジン３１２は、プロセッサ、コンピュータワークステーション、或いは、ＡＤＣ直線性試験のための試験プログラムを実行するように構成される任意の他のプログラマブル又は非プログラマブルデバイスであってよい。インターフェース３１３は、電圧制御コードを移送するように構成されるデジタルインターフェースであり得る。

ＤＵＴ３２０は、オンチップＡＤＣ３２１及びＢＩＳＴエンジン３２２を含む、組み込みデバイスなどの任意のデバイスであってよい。例えば、ＤＵＴ３２０は、ＤＳＰ、ＳｏＣなどであり得る。オンチップＡＤＣ３２１は、連続アナログ入力信号を、定義された数の離散出力コードに変換するように構成される任意のデバイスであってよい。例えば、ＡＤＣ３２１は、８つの出力コードを備える３ビットＡＤＣ、１０２４の出力コードを備える１０ビットＡＤＣなどであり得る。ＢＩＳＴエンジン３２２は、ＡＤＣ３２１（例えば、構成レジスタ）を制御するように、及びインターフェース３２３を介してＡＤＣ３２１からＡＤＣサンプル（例えば、デジタル信号）を（例えば、１つ又は複数の出力レジスタなどを介して）収集するように構成される、汎用プロセッサ又はＭＣＵなどの任意のデバイスであってよい。加えて、ＢＩＳＴエンジン３２２は、収集されたＡＤＣサンプルを分析すること（例えば、ヒストグラムを生成し、ＤＮＬ及びＩＮＬ偏差を演算すること）によって、オンチップＡＤＣ３２１についてのＤＮＬ及びＩＮＬを判定することができる。

いくつかの実施形態において、テストエンジン３１２は、ＡＤＣ３２１に従って決定され得る、始動電圧、停止電圧、及び電圧ステップなどの、ＡＤＣ直線性試験構成パラメータ（例えば、ＡＤＣフルスケール電圧レンジ及びＡＤＣ出力コードの数）を決定することができる。電圧ステップは、一定ステップであってよく、また、各ＡＤＣ出力コードについて充分な量のＡＤＣサンプル、例えばＡＤＣ出力コード当たり約８又はそれ以上のサンプル、が測定され得るように決定され得る。テストエンジン３１２は、電源３１１を特定の電圧に設定させ得、また、インターフェース３１３を介して電圧を調整（例えば、固定ステップ毎の増分）させ得る。テストエンジン３１２は、ＡＤＣ３２１が調整された電圧に関するサンプルを生成し得ること、及びＢＩＳＴエンジン３２２がＡＤＣサンプルを処理しＤＮＬ及びＩＮＬパラメータを演算し得ることを示すために、あらゆる電圧調整の終わりにデジタル接続３４０を介してＤＵＴ３２０にトリガ信号（例えば、パルス）を送信し得る。加えて、テストエンジン３１２は、ＡＤＣ直線性試験の初めに試験構成パラメータをＤＵＴ３２０に送信し得、また、ＡＤＣ直線性試験の終わりにデジタル接続３４０を介してＤＵＴ３２０からの測定されたパラメータを読み取り得る。ＡＤＣ試験セットアップ３００は、代替として、電源３１１の代わりに高性能（例えば、高解像度及び線形電圧出力）のデジタル−アナログ変換器（ＤＡＣ）を用いるように構成可能であり、したがってＡＤＣ３２１と同じＤＵＴ３２０上に配置され得る。加えて、テストエンジン３１２の機能性を、代わりにＢＩＳＴエンジン３２２上に実装することもできる。

図４は、様々な実施形態に従ったＢＩＳＴエンジン４００のブロック図を示す。ＢＩＳＴエンジン４００は、ＢＩＳＴエンジン３２２とほぼ同様であってよく、オンチップＡＤＣ（例えば、ＡＤＣ３２１）を含む任意の組み込みデバイス（例えば、ＤＵＴ３２０）に配置することができる。ＢＩＳＴエンジン４００は、プロセッサ４１０、メモリデバイス４２０、デジタルインターフェース４３０、及びＡＤＣインターフェース４４０を含み得る。プロセッサ４１０は、汎用プロセッサとして実装され得、又は１つ又は複数のプロセッサの一部であってもよい。プロセッサ４１０は、下記でより詳細に説明する、ＡＤＣ直線性試験方法１１００及び／又は１３００をプロセッサに実装させ得るように、プロセッサ内の内部持続性メモリにストアされるＡＤＣ直線性測定モジュール４１１を含み得る。代替実施形態において、ＡＤＣ直線性測定モジュール４１１は、プロセッサ４１０によって実行され得る、メモリデバイス４２０にストアされる命令として実装され得る。メモリデバイス４２０は、例えばＲＡＭなどの、コンテンツを一時的にストアするためのキャッシュを含み得る。また、メモリデバイス４２０は、例えばＲＯＭなどの、コンテンツを比較的長くストアするための長期ストレージを含み得る。例えば、キャッシュ及び長期ストレージは、動的ランダムアクセスメモリ（ＤＲＡＭ）、ソリッドステートドライブ（ＳＳＤ）、ハードディスク、又はそれらの組み合わせを含み得る。デジタルインターフェース４３０は、ＡＤＣテスタ（例えば、テスタ３１０）と通信するように構成される任意の物理リンクであってよく、デジタル接続３４０とほぼ同様であってよい。ＡＤＣインターフェース４４０は、ＡＤＣ（例えば、ＡＤＣ３２１）とＢＩＳＴエンジン４００との間でＡＤＣサンプル及び／又はＡＤＣ構成を移送するように構成される任意の物理リンクであってよい。

図５は、様々な実施形態に従ったテストエンジン５００のブロック図を示す。テストエンジン５００は、テストエンジン３１２とほぼ同様であってよく、任意のテスタ（例えば、テスタ３１０）に配置され得る。テストエンジン５００は、プロセッサ５１０、メモリデバイス５２０、デジタルインターフェース５３０、及び電圧制御インターフェース５４０を含み得る。プロセッサ５１０は、汎用プロセッサとして実装され得、又は１つ又は複数のプロセッサの一部であってもよい。プロセッサ５１０は、下記でより詳細に説明する、ＡＤＣ直線性試験方法１０００及び／又は１２００をプロセッサに実装させ得るように、プロセッサ内の内部持続性メモリにストアされるＡＤＣ直線性測定モジュール５１１を含み得る。代替実施形態において、ＡＤＣ直線性測定モジュール５１１は、プロセッサ５１０によって実行され得る、メモリデバイス５２０にストアされる命令として実装され得る。メモリデバイス５２０は、メモリデバイス４２０とほぼ同様であってよい。デジタルインターフェース５３０は、ＤＵＴ（例えば、ＤＵＴ３２０）と通信するように構成される任意の物理リンクであってよく、デジタル接続３４０とほぼ同様であってよい。電圧制御インターフェース５４０は、可変電源機器（例えば、信号生成器、関数生成器）に制御を送信するように構成される任意の物理リンク（例えば、汎用インターフェースバス（ＧＰＩＢ）、回路など）であってよい。

一実施形態において、ＮビットＡＤＣが、Ｃ_ｌｏ（例えば、値ゼロ）からＣ_ｈｉ（例えば、２^Ｎ−１の値）までわたる２^ＮＡＤＣ出力コードを生じさせ得る。ＤＮＬ及びＩＮＬ測定について、コードＣ_ｌｏ＋１とコードＣ_ｈｉ−１との間にＡＤＣ出力コード出現のヒストグラムが生成され得る。いかなるＡＤＣアンダーフローも最小コードＣ_ｌｏに変換され得、ＡＤＣオーバーフローは最大コードＣ_ｈｉに変換され得るので、最小コードＣ_ｌｏ及び最大コードＣ_ｈｉはヒストグラムから除外することができる。したがって、最低及び最高ビンを除くＡＤＣコード出現の総数は、下記のように表し得、
上式で、ｈ_ｓｕｍはコード出現の総数であり、ｈ（ｉ）はｉ番目のＡＤＣ出力コード（例えば、Ｃ_ｉ）についての出現数である。

各ビンについてのコード出現の平均数は、下記のように演算され得、
上式で、ｈ_ａｖｇはコード出現の平均数であり、ｄｌｔは最低及び最高ビンを除く、ヒストグラムにおけるビンの数であって、下記のように表され得る。

前述のように、プロセッサに出現を許可するためにプロセッサ内の内部持続性メモリにストアされるコードの数は、隣り合う遷移レベル間の距離に比例し得る。したがって、コード出現の平均数ｈ_ａｖｇは、１ＬＳＢの理想値に対応し得、ｉ番目のＡＤＣコードｈ（ｉ）についてのコード出現の測定された数は、隣り合う遷移レベル間の測定された距離に対応し得る。ＡＤＣについての正規化されたコード幅ｃｗ（ｉ）は、下記のように表され得る。

前述のように、ＤＮＬは隣り合う遷移レベル間の測定された距離及び１ＬＳＢの理想値の測度である。したがって、ＡＤＣ出力コードについてのＤＮＬ値は下記のように演算され得、
上式で、ＤＮＬ（ｉ）はｉ番目のＡＤＣ出力コードＣ_ｉについてのＤＮＬ値である。式（５）に示されるようなＤＮＬ値がマイナス１より小さい値を有さない場合があり、マイナス１の値がミッシング（missing）ＡＤＣコード（例えば、ゼロ出現）を示し得る。

前述のように、ＩＮＬは、各コード遷移レベルとコード遷移レベルを通る最良適合直線との間の距離の測度である。したがって、ＩＮＬは、下記のように各ＡＤＣコード遷移でのＤＮＬ値を累積することによって演算され得る。

一実施形態において、ＡＤＣ性能仕様が、ＤＮＬパラメータ及びＩＮＬパラメータを含み得る。例えば、ＤＮＬパラメータはＡＤＣについての最小ＤＮＬ値及び最大ＤＮＬ値を含み得、ＩＮＬパラメータはＡＤＣについての最小ＩＮＬ値及び最大ＩＮＬ値を含み得る。したがって、ＡＤＣ直線性試験は、すべてのコード出現に関するヒストグラムをストアすることなく、ＤＮＬパラメータ及びＩＮＬパラメータを動的に演算及び更新することができる。例えば、ＡＤＣ直線性試験が、ＡＤＣサンプルが読み取られた差異に（例えば、電圧増分のたびに）ＡＤＣについてのコード出現の数を演算し得る。ＡＤＣが別の出力コードＣ_ｉを生成し得ないように、ＡＤＣ入力電圧がＡＤＣ出力コードＣ_ｉから充分に遠いレベルを通過するとき、ＡＤＣ直線性試験は、ＡＤＣ出力コードＣ_ｉについてＤＮＬ値及びＩＮＬ値を演算し得、最小ＤＮＬ値、最大ＤＮＬ値、最小ＩＮＬ値、及び最大ＩＮＬ値を動的に更新し得る。

ＡＤＣ出力コードについてのＤＮＬ値が、コード幅（例えば、式（５）のｃｗ（ｉ））に関して演算され得、ここで、コード幅はコード出現の数（例えば、式（４）のｈ（ｉ））に比例する。したがって、ＡＤＣ直線性試験が、電圧掃引の間最大ＤＮＬ値及び最小ＤＮＬ値の代わりに最大コード出現及び最小コード出現を演算し得る。電圧掃引の終わりに、ＡＤＣ直線性試験は、式（２）、（３）、及び（４）を式（５）に代入することによって、それぞれ、最大コード出現及び最小コード出現から最大ＤＮＬ値及び最小ＤＮＬ値を演算し得る。したがって、最大ＤＮＬ値及び最小ＤＮＬ値は下記のように演算され得、
上式で、ｈ（ｉ）は、最大ＤＮＬ値を演算するとき最大コード出現であり得、最小ＤＮＬ値を演算するとき最小コード出現であり得る。

ＡＤＣコードについてのＩＮＬ値が、ＤＮＬ値の累積合計である。しかしながら、ＩＮＬ値は、ＤＮＬ値の代わりにコード出現を累積することにより単純化できない場合がある。ＩＮＬ値はＤＮＬ値の累積合計であるため、コードスパンｄｌｔの平均ＤＮＬ値は、ＩＮＬ値が有意となるようにゼロに近づき得る。コードスパンｄｌｔにわたって非ゼロのＤＮＬオフセットがＩＮＬ演算の間積分され得、ＩＮＬ値においてランピング誤差（ramping error）を発生させる。式（４）でわかるように、平均ＤＮＬ値がスパンｄｌｔにわたってゼロに近づき得るように、各ＤＮＬ値がコード出現の平均数ｈ_ａｖｇ（例えば、１ＬＳＢのコード幅）に正規化され得る。

一実施形態において、ＩＮＬ値は、演算の複雑さを減らすように改変された形式で表され得る。式（７）でわかるように、ＤＮＬ値は除算演算を用いて演算され、低コストＭＣＵ（例えば、ＭＣＵ８０５１）の場合、クロックサイクル及び／又はメモリストレージに関して高価となる可能性がある。しかしながら、式（７）は、下記のように式（７）を項ｈ_ｓｕｍでたすき掛けすることにより、除算演算を除去するように改変され得る。
ＤＮＬ_ｈｓｕｍ＝ｈ_ｓｕｍ×ＤＮＬ＝ｈ（ｉ）×ｄｌｔ-ｈ_ｓｕｍ

改変されたＩＮＬ値が下記のように演算され得る。
ＩＮＬ_ｈｓｕｍ＝ＩＮＬ_ｈｓｕｍ＋ＤＮＬ_ｈｓｕｍ

したがって、ＡＤＣ直線性試験が、改変されたＩＮＬ値を演算し得、改変された最大ＩＮＬ値及び改変された最小ＩＮＬ値を動的に更新し得る。ＡＤＣ直線性試験の終わりに、改変された最大ＩＮＬ値及び改変された最小ＩＮＬ値をそれぞれｈ_ｓｕｍで割ることにより、最大ＩＮＬ値及び最小ＩＮＬ値が演算され得、演算された最大及び最小のＩＮＬ値はＩＥＥＥ文書１２４１〜２０００に準拠している。全コードヒストグラムベース法が、全コードヒストグラムの生成後、コード出現の総数を演算し得、一方、ＩＮＬ値を動的に演算するＡＤＣ直線性試験が、ＡＤＣサンプル測定を行う前にコード出現の総数ｈ_ｓｕｍを推定するための較正手順を含み得る。

一実施形態において、ＡＤＣ直線性試験は小さなレンジ（例えば、約３２未満）のＡＤＣコードについてヒストグラムを演算すること、及びＡＤＣコードスパン（例えば、ｄｌｔ）にわたってヒストグラムを移動させることによって、ＡＤＣについてＤＮＬ及びＩＮＬを測定することができる。したがって、ヒストグラムは少数のビンで演算され得、ビンの数はＡＤＣ出力コードの数に比例して増加し得ない。動きヒストグラムを用いるＡＤＣ直線性試験は、動きヒストグラムベース法と呼ぶことができる。下記の表は、動きヒストグラムベース法で用いられ得るいくつかのパラメータを示す。

図６は、様々な実施形態に従ったＡＤＣ直線性試験についてのＡＤＣコードレンジのグラフ６００を示す。グラフ６００において、ｘ軸はＡＤＣ出力コードを表し得、ＡＤＣ出力コードは最小ＡＤＣコードＣ_ｌｏから最大ＡＤＣコードＣ_ｈｉまで変化し得る。任意のＤＣアンダーフロー、オーバーフロー、及び／又は雑音が、ＡＤＣに最小コードＣ_ｌｏ又は最大コードＣ_ｈｉを生じさせ得、そのためＤＮＬ及びＩＮＬ測定を歪め得るため、動きヒストグラムベース法が、２つのエンドポイントＣ_ｌｏ及びＣ_ｈｉを除外することができる。したがって、動きヒストグラムベース法が、ＡＤＣ入力電圧Ｖ_ｉｎをＣ_ｌｏとＣ_ｌｏ＋１との間の境界のコード遷移６１１に対応する電圧（例えば、始動電圧）に設定すること、及びＡＤＣ入力電圧Ｖ_ｉｎがＣ_ｈｉ−１とＣ_ｈｉとの間の境界のコード遷移６１２に対応する電圧（例えば、停止電圧）に達するまで、ＡＤＣ入力電圧Ｖ_ｉｎをＶ_ｓｔｅｐのステップで増分することで開始し得る。

電圧ステップＶ_ｓｔｅｐは、ＡＤＣコードの電圧レンジにわたって各ＡＤＣコードについて充分な量のＡＤＣサンプル（例えば、約８サンプル）が収集され得るように決定され得、例えば、ＡＤＣ出力コードの電圧レンジが、８つの等しい電圧ステップに分割され得、各電圧ステップについて１つのＡＤＣサンプルが読み取られ得る。したがって、ＡＤＣコード出現の総数ｈ_ｓｕｍは、コードスパンｄｌｔ６１３にわたる始動電圧と停止電圧との間の電圧ステップの総数に対応し得る（例えば、ｄｌｔ＝Ｃ_ｈｉ−Ｃ_ｌｏ−１）。しかしながら、ＡＤＣデバイスは処理の変動によって変化する可能性があるため、始動電圧及び停止電圧はデバイス毎に変化する可能性がある。したがって、動きヒストグラムベース法を適用する際、ｈ_ｓｕｍが正確に決定され得るように、直線性測定の前に始動電圧及び停止電圧を決定するよう各ＡＤＣデバイスが較正され得る。ｈ_ｓｕｍの不正確な推定はＩＮＬ演算（例えば、ＡＤＣコードに沿った累積）に大きな影響を与える可能性があり、これについて下記でより詳細に述べる。

図７は、様々な実施形態に従った動きヒストグラムベース法７００のグラフ図を示す。動きヒストグラムベース法７００は、ＢＩＳＴエンジン（例えば、ＢＩＳＴエンジン３２２又は４００）で実装され得る。動きヒストグラムベース法におけるステップは、おおまかに、ヒストグラム演算ステップ、直線性誤差演算ステップ、及びヒストグラムシフトステップという、３つの高レベルステップに分けることができる。方法７００において、コード出現数をカウントするために、８つのビン（例えば、Ｎ_ｂｉｎ＝８）を備えるヒストグラム７１０（例えば、ｈ［Ｎ_ｂｉｎ］）が用いられ得る。方法７００は、ＡＤＣ入力電圧（例えば、電源３１１）Ｖ_ｉｎが、Ｃ_ｌｏとＣ_ｌｏ＋１との間の境界のコード遷移に対応する電圧７２１（例えば、始動電圧）であるとき開始し得る。方法７００は、コードＣ_ｌｏ＋１に対応する最低ビン（例えば、ｈ［０］）、及びコードＣ_ｌｏ＋８に対応する最高ビン（例えば、ｈ［７］）を備えるヒストグラム７１０を生成し得る。ヒストグラム演算の間、方法７００は、各電圧ステップＶ_ｓｔｅｐ７２３の増分後（例えば、Ｖ_ｉｎ＝Ｖ_ｉｎ＋Ｖ_ｓｔｅｐ）、ＡＤＣサンプルを読み取り、それに応じてヒストグラムを演算し得、例えば、ＡＤＣサンプルの値に対応するビンについての出現数を累積する。

ＡＤＣ入力電圧Ｖ_ｉｎが、ヒストグラム７１０の中央付近のＡＤＣコード（例えば、Ｃ_ｌｏ＋４からＣ_ｌｏ＋５）に対応する電圧に達すると、方法７００は直線性誤差演算を行い得る。直線性誤差演算の間、方法７００は、式（９）に従った最低ビンに対応するＡＤＣコード（例えば、Ｃ_ｈ０）についてＩＮＬ値を演算し得る。加えて方法７００は、最低ビンについてのコード出現数ｈ［０］を、最大コード出現ｈ_ｍａｘ及び最小コード出現ｈ_ｍｉｎと比較し得る。例えば、ｈ［０］がｈ_ｍｉｎより小さいとき、ｈ_ｍｉｎがｈ［０］に更新され得る。同様に、ｈ［０］がｈ_ｍａｘより大きいとき、ｈ_ｍａｘがｈ［０］に更新され得る。試験の初めに、最大コード出現ｈ_ｍａｘはゼロの値に初期化され得、最小コード出現ｈ_ｍｉｎはより大きな（例えば、コード出現の総数より大きな）値に初期化され得る。

ヒストグラムにおける最低ビンに対応するＡＤＣ出力コードについて直線性誤差を演算した後、方法７００はヒストグラム７１０を１ＡＤＣコード分シフトすることができ、例えば、ヒストグラム７１０をシフトした後、最低ビンｈ［０］はコードＣ_ｌｏ＋２に対応し得、最高ビンｈ［７］はコードＣ_ｌｏ＋９に対応し得る。

その後、方法７００はヒストグラム演算を続行し得、ＡＤＣ入力電圧がＣ_ｈｉ−１からＣ_ｈｉへのコード遷移に対応する電圧に達するまで、各コード遷移で（例えば、約ｈ_ａｖｇのＡＤＣサンプルを受信した後）、直線性誤差演算及びヒストグラムシフトを反復し得る。直線性誤差演算及びヒストグラムシフトはヒストグラム演算より遅れる可能性があるため、方法７００は、図８に示されるように、ヒストグラム７１０の最低ビン（例えば、ｈ［０］）がＡＤＣコードＣ_ｈｉ−１に対応するまで、残りのＡＤＣ出力コードについて直線性誤差演算及びヒストグラムシフトを続行し得る。

図９は、様々な実施形態に従ったＡＤＣＩＮＬ測定のグラフ９００を示す。ｘ軸はＡＤＣコード指数を表し得る。ｙ軸はＬＳＢ単位のＩＮＬ値を表し得る。曲線９１０、９２０、及び９３０は、組み込みデバイス上の１０ビットＡＤＣについてＡＤＣコードにわたるＬＳＢ単位でのＩＮＬ値を表し得る。ＩＮＬ値は、方法７００などの動きヒストグラムベース法を用いることによって測定される。ＩＮＬ値は、式（９）に従って演算された後、ｈ_ｓｕｍで除算される。曲線９１０は、ｈ_ｓｕｍが、ＩＮＬ値が演算されるコードスパンｄｌｔにわたって演算されるコード出現の総数である場合のＩＮＬ値を表し得る。曲線９２０は、ｈ_ｓｕｍ演算がマイナス３の誤差を有する場合のＩＮＬ値を表し得、曲線９３０は、ｈ_ｓｕｍ演算がマイナス１０の誤差を有する場合のＩＮＬ値を表し得る。曲線９１０、９２０、及び９３０からわかるように、不正確なｈ_ｓｕｍによるＩＮＬ測定誤差は有意であり、ＡＤＣコードが増加するにつれて増加し得る。したがって、動きヒストグラムベース法から測定されるＩＮＬ値は、ｈ_ｓｕｍの精度に大きく依存し得る。雑音もｈ_ｓｕｍを不正確にする可能性がある。例えば、ｈ_ｓｕｍは、ＩＮＬを測定する前のコードスパンｄｌｔに関する始動電圧及び停止電圧に従って演算することができる。しかしながら、いくつかのＡＤＣ出力コード（例えば、外れ値（outliers））は、雑音によってコードレンジｄｌｔの外になり得、コード出現にカウントされない可能性がある。したがって、ＡＤＣ入力電圧が始動電圧又は停止電圧に近いときに外れ値が検出された場合、それに応じてｈ_ｓｕｍが調整され得る。

図１０は、様々な実施形態に従ったＡＤＣ直線性試験較正方法１０００のフローチャートを示す。方法１０００は、ＡＤＣ試験セットアップ３００とほぼ同様の試験セットアップにおけるテスタ（例えば、テスタ３１０）で実装可能である。方法１０００は、始動電圧Ｖ_{ＴｅｓｔＳｔａｒｔ}及び停止電圧Ｖ_{ＴｅｓｔＳｔｏｐ}を判定するために用いられ得、Ｖ_{ＴｅｓｔＳｔａｒｔ}は、Ｃ_ｌｏからＣ_ｌｏ＋１へのコード遷移を引き起こす電圧に対応し得、Ｖ_{ＴｅｓｔＳｔｏｐ}は、Ｃ_ｈｉ−１からＣ_ｈｉへのコード遷移を引き起こす電圧に対応し得る。方法１０００は、ステップ１０１０で、試験構成パラメータをＤＵＴ（例えば、ＤＵＴ３２０）に送信することで開始し得る。試験構成パラメータは２つの遷移コードＣ_ｌｏ＋１及びＣ_ｈｉを含み得る。

ステップ１０２０で、方法１０００は、電源（例えば、電源３１１）のＡＤＣ入力電圧Ｖ_ｉｎを、最小ＡＤＣ入力電圧Ｖ_{ＡＤＣｍｉｎ}に設定し得る。ステップ１０３０で、方法１０００はトリガ信号をＤＵＴに送信し得る。トリガ信号を送信した後、方法１０００はステップ１０４０で、ある期間待機し得る。この期間の間、ＤＵＴは、ＡＤＣ変換を行ないＡＤＣ測定を演算し得る。期間が満了すると、方法１０００はステップ１０５０に進み得る。ステップ１０５０で、方法１０００はＡＤＣ入力電圧Ｖ_ｉｎを１電圧ステップＶ_ｓｔｅｐだけ増加させ得る（例えば、Ｖ_ｉｎ＝Ｖ_ｉｎ＋Ｖ_ｓｔｅｐ）。ステップ１０６０で、方法１０００は、ＡＤＣ入力電圧Ｖ_ｉｎが最大ＡＤＣ入力電圧Ｖ_{ＡＤＣｍａｘ}であるかどうかを判定し得る。ＡＤＣ入力電圧が最大ＡＤＣ入力電圧Ｖ_{ＡＤＣｍａｘ}でない場合、方法１０００はステップ１０３０に進み得る。方法１０００は、ＡＤＣ入力電圧Ｖ_ｉｎが最大ＡＤＣ入力電圧Ｖ_{ＡＤＣｍａｘ}に達するまで、ステップ１０３０から１０６０のループを反復し得る。

ステップ１０７０で、方法１０００はＤＵＴからデータを読み取り得る。データは始動電圧指数Ｖ_{Ｉｄｘｌｏ}及び停止電圧指数Ｖ_{Ｉｄｘｈｉ}を含み得、始動電圧指数Ｖ_{Ｉｄｘｌｏ}は、Ｃ_ｌｏからＣ_ｌｏ＋１へのコード遷移が検出される電圧増分の数を示し得、停止電圧指数Ｖ_{Ｉｄｘｈｉ}は、Ｃ_ｈｉ−１からＣ_ｈｉへのコード遷移が検出される電圧増分の数を示し得る。方法１０００は、それぞれ、始動電圧指数Ｖ_{Ｉｄｘｌｏ}（例えば、Ｖ_{ＴｅｓｔＳｔａｒｔ}＝Ｖ_{ＡＤＣｍｉｎ}＋Ｖ_ｓｔｅｐ×Ｖ_{Ｉｄｘｌｏ}）及び停止電圧指数Ｖ_{Ｉｄｘｈｉ}（例えば、Ｖ_{ＴｅｓｔＳｔｏｐ}＝Ｖ_{ＡＤＣｍｉｎ}＋Ｖ_ｓｔｅｐ×Ｖ_{Ｉｄｘｈｉ}）に従って、始動電圧Ｖ_{ＴｅｓｔＳｔａｒｔ}及び停止電圧Ｖ_{ｔｅｓｔＳｔｏｐ}を演算し得る。方法１０００は、指数又はコードマッピングに対して何らかの代替電圧を用い得、これはテスタ及び／又は電源構成に依存し得る。

図１１は、様々な実施形態に従った別のＡＤＣ直線性試験較正方法１１００のフローチャートを示す。方法１１００は、ＡＤＣ試験セットアップ３００とほぼ同様の試験セットアップにおけるＢＩＳＴエンジン（例えば、ＢＩＳＴエンジン３２２及び４００）で実装可能である。方法１１００は、始動電圧Ｖ_{ＴｅｓｔＳｔａｒｔ}及び停止電圧Ｖ_{ＴｅｓｔＳｔｏｐ}を判定するために用いられ得、Ｖ_{ＴｅｓｔＳｔａｒｔ}は、Ｃ_ｌｏからＣ_ｌｏ＋１へのコード遷移を引き起こす電圧に対応し得、Ｖ_{ＴｅｓｔＳｔｏｐ}は、Ｃ_ｈｉ−１からＣ_ｈｉへのコード遷移を引き起こす電圧に対応し得る。方法１１００は、ステップ１１１０でテスタ（例えば、テスタ３１０）から初期化パラメータを受信することで開始し得る。初期化パラメータは、直線性測定のための第１のＡＤＣ出力コード（例えば、Ｃ_ｌｏ＋１）及び第２のＡＤＣ出力コード（例えば、Ｃ_ｈｉ−１）を含み得る。ステップ１１２０で、方法１１００はカウンタをゼロに初期化し得る。

ステップ１１３０で、方法１１００はテスタからのトリガ信号を待機し得る。トリガ信号が受信されると、方法１１００はステップ１１３１に進み得る。ステップ１１３１で、方法１１００はカウンタを増分し得る。ステップ１１３２で、方法１１００はＡＤＣサンプルを読み取り得る。ステップ１１３３で、方法１１００は、ＡＤＣサンプルの値ＡＤＣ_ｖａｌが第１のＡＤＣ出力コードＣ_ｌｏ＋１に等しいかどうかを判定し得る。ＡＤＣサンプル値ＡＤＣ_ｖａｌが第１のＡＤＣ出力コードＣ_ｌｏ＋１を超えない場合、方法１１００はステップ１１３０に戻り、ステップ１１３０から１１３３までのループを反復し得る。ＡＤＣサンプル値ＡＤＣ_ｖａｌが第１のＡＤＣ出力コードＣ_ｌｏ＋１を超える場合、方法１１００はステップ１１４０に進み得る。ステップ１１４０で、方法１１００はカウンタ値を始動電圧指数Ｖ_{Ｉｄｘｌｏ}にストアし得る。

ステップ１１５０で、方法１１００はテスタからのトリガ信号を待機し得る。トリガ信号がテスタから受信されると、方法１１００はステップ１１５１に進み得る。ステップ１１５１で、方法１１００はカウンタを増分し得る。ステップ１１５２で、方法１１００はＡＤＣサンプルを読み取り得る。ステップ１１５３で、方法１１００は、ＡＤＣサンプル値ＡＤＣ_ｖａｌが第２のＡＤＣ出力コードＣ_ｈｉ−１を超えるかどうかを判定し得る。ＡＤＣサンプル値ＡＤＣ_ｖａｌが第２のＡＤＣ出力コードＣ_ｈｉ−１を超えない場合、方法１１００はステップ１１５０に戻り、ステップ１１５０から１１５３までのループを反復し得る。ＡＤＣサンプル値ＡＤＣ_ｖａｌが第２のＡＤＣ出力コードＣ_ｈｉ−１を超える場合、方法１１００はステップ１１６０に進み得る。ステップ１１６０で、方法１１００はカウンタ値を停止電圧指数Ｖ_{Ｉｄｘｈｉ}にストアし得る。ステップ１１７０で、方法１１００は始動電圧指数Ｖ_{Ｉｄｘｌｏ}及び停止電圧指数Ｖ_{Ｉｄｘｈｉ}をテスタに送信し得る。ＡＤＣ直線性試験が電圧増分当たり１つのＡＤＣサンプルを読み取り得るため、Ｖ_{Ｉｄｘｌｏ}とＶ_{Ｉｄｘｈｉ}との間の差は、ＡＤＣ直線性試験におけるコード出現の総数ｈ_ｓｕｍに対応し得る。

図１２は、様々な実施形態に従ったＡＤＣ直線性試験方法１２００のフローチャートを示す。方法１２００は、ＡＤＣ試験セットアップ３００とほぼ同様の試験セットアップにおけるテスタ（例えば、テスタ３１０）で実装可能である。方法１２００は、ＤＵＴ（例えば、ＤＵＴ３２０）上のＡＤＣ（例えば、ＡＤＣ３２１）について直線性パラメータを測定するために用いられ得る。方法１２００は、例えば、方法１０００を用いることによって、始動電圧Ｖ_{ＴｅｓｔＳｔａｒｔ}及び停止電圧Ｖ_{ＴｅｓｔＳｔｏｐ}についてＡＤＣが較正された後に開始し得る。始動電圧Ｖ_{ＴｅｓｔＳｔａｒｔ}は、Ｃ_ｌｏからＣ_ｌｏ＋１へのコード遷移を引き起こす電圧に対応し得、停止電圧Ｖ_{ＴｅｓｔＳｔｏｐ}は、Ｃ_ｈｉ−１からＣ_ｈｉへのコード遷移を引き起こす電圧に対応し得る。

ステップ１２１０で、方法１２００は電源（例えば、電源３１１）のＡＤＣ入力電圧Ｖ_ｉｎを、始動電圧Ｖ_{ＴｅｓｔＳｔａｒｔ}に設定し得る。ステップ１２２０で、方法１２００はトリガ信号をＤＵＴに送信し得る。トリガ信号を送信した後、方法１２００はステップ１２３０で、ある期間待機し得る。この期間の間、ＤＵＴはＡＤＣ変換を行ないＡＤＣ測定を演算し得る。期間が満了すると、方法１２００はステップ１２４０に進み得る。ステップ１２４０で、方法１２００はＡＤＣ入力電圧Ｖ_ｉｎを１電圧ステップＶ_ｓｔｅｐだけ増加させ得る。ステップ１２５０で、方法１２００は、ＡＤＣ入力電圧Ｖ_ｉｎが停止電圧Ｖ_{ＴｅｓｔＳｔｏｐ}に達したかどうかを判定し得る。ＡＤＣ入力電圧が停止電圧Ｖ_{ＴｅｓｔＳｔｏｐ}でない場合、方法１２００はステップ１２２０に進み得る。方法１２００は、ＡＤＣ入力電圧Ｖ_ｉｎが停止電圧Ｖ_{ＴｅｓｔＳｔｏｐ}に達するまで、ステップ１２２０から１２５０のループを反復し得る。

ステップ１２６０で、方法１２００はＤＵＴから直線性測定値を読み取り得る。測定値は、表１で説明するような、最大コード出現、最小コード出現、最大コード出現に対応するＡＤＣ出力コード、最小コード出現に対応するＡＤＣ出力コード、最大スケールＩＮＬ値、最小スケールＩＮＬ値、最大スケールＩＮＬ値に対応するＡＤＣ出力コード、及び最小スケールＩＮＬ値に対応するＡＤＣ出力コードを含み得る。加えて測定値は、ＡＤＣサンプルが試験コードレンジｄｌｔの外の値と共に受信されることを示すフラグなどの、試験データを更に含み得る。

ステップ１２７０で、方法１２００は、下記に示されるように、ＡＤＣについて最小ＤＮＬ値、最大ＤＮＬ値、最小ＩＮＬ値、及び最大ＩＮＬ値を演算し得る。

図１３は、様々な実施形態に従った別のＡＤＣ直線性試験方法１３００のフローチャートを示す。方法１３００は、ＡＤＣ試験セットアップ３００とほぼ同様の試験セットアップにおける組み込みデバイス（例えば、ＤＵＴ３２０）に配置されるＢＩＳＴエンジン（例えば、ＢＩＳＴエンジン３２２及び４００）で実装可能である。方法１３００は、方法７００とほぼ同様であり得る動きヒストグラムベース法を適用することによって、オンチップＡＤＣ（例えば、ＡＤＣ３２１）について直線性パラメータを測定するために用いられ得る。方法１３００は、例えば方法１０００を用いることによって、（例えば、電圧増分カウントＶ_{Ｉｄｘｌｏ}での）始動電圧Ｖ_{ＴｅｓｔＳｔａｒｔ}及び（例えば、電圧増分カウントＶ_{Ｉｄｘｈｉ}での）停止電圧Ｖ_{ＴｅｓｔＳｔｏｐ}についてＡＤＣが較正され、総コード出現ｈ_ｓｕｍが推定された後、開始し得る。

ステップ１３１０で、方法１３００はテスタ（例えば、テスタ３１０）からのトリガ信号を待機し得、トリガ信号は、ＡＤＣ入力での入力電圧（例えば、電源３１１）がステップＶ_ｓｔｅｐだけ増大されることを示し得る。トリガ信号を受信すると、方法１３００はステップ１３１１に進み得る。ステップ１３１１で、方法１３００はＡＤＣサンプルを読み取り得る。ステップ１３１２で、方法１３００は、小さなレンジ（例えば、Ｎ_ｂｉｎ＝約８から３２）のＡＤＣ出力コードについてコード出現のヒストグラムｈ［Ｎ_ｂｉｎ］（例えば、ヒストグラム７１０）を演算し得、ヒストグラムの各ビンは１つのＡＤＣコードに対応し得る。ステップ１３１３で、方法１３００は電源がヒストグラムの中央付近のビンに対応するＡＤＣ出力コードを生じさせ得る電圧にあるかどうかを判定し得る。電圧が中央付近のビンに対応していない場合、方法１３００はステップ１３１０に戻り、ステップ１３１０から１３１３のループを反復し得る。そうでなければ、方法１３００は、電圧Ｖ_ｉｎが中央付近のビンに対応するときにステップ１３２０に進み得る。電圧Ｖ_ｉｎが中央付近のビンに対応するとき、方法１３００は最低ビンｈ［０］に対応するすべてのＡＤＣコードＣ_ｈ０を既に受信している（例えば、最低ビンがフルである）可能性がある。

ステップ１３２０で、方法１３００は最低ビンｈ［０］について直線性誤差を演算し得る。直線性誤差は、最大コード出現、最小コード出現、改変された最大ＩＮＬ値、及び改変された最小ＩＮＬ値を含み得る。下記の疑似コードは、最小コード出現ｈ_ｍｉｎ及び最大コード出現ｈ_ｍａｘを演算するために用いられ得る。

最低ビンｈ［０］に対応するコードＣ_ｈｏについての改変されたＩＮＬ値ＩＮＬ_{ｓｃａｌｅ}は、式（９）に従って演算され得る。下記の疑似コードは改変された最大ＩＮＬ値及び改変された最小ＩＮＬ値を演算するために用いられ得る。

直線性誤差を演算した後、最低ビンｈ［０］は廃棄され得る。したがってステップ１３３０で、方法１３００はヒストグラムを１ＡＤＣコードだけシフトし得る。ヒストグラムのシフトは方法７００とほぼ同様であってよい。

ヒストグラムをシフトした後、方法１３００は、ステップ１３４０から１３４２においてＡＤＣサンプルの読み取り及びヒストグラムの更新を継続し得る。ステップ１３４０で、方法１３００はテスタからのトリガ信号を待機し得る。トリガ信号を受信すると、方法１３００はステップ１３４１に進み得る。ステップ１３４１で、方法１３００はＡＤＣサンプルを読み取り得る。ステップ１３４２で、方法１３００はＡＤＣサンプル値に対応するビンについてコード出現数の更新を続行し得る。ステップ１３４３で、方法１３００はすべてのＡＤＣサンプルがテスタから受信されたかどうかを（例えば、最新の電圧増分Ｖ_{Ｉｄｘｈｉ}に従って）判定し得る。すべてのＡＤＣサンプルが読み取られていない場合、方法１３００はステップ１３４４を続行し得る。ステップ１３４４で、方法１３００は、最後のヒストグラムのシフト以降にｈ_ａｖｇサンプルが受信されたかどうかを判定し得る。最後のヒストグラムのシフト以降にｈ_ａｖｇサンプルが受信された場合、方法１３００はステップ１３２０に進み得る。そうでない場合、方法１３００はステップ１３４０に進み得る。

ステップ１３４３に戻り、すべてのサンプルが受信された場合、方法１３００はステップ１３５０に進み得る。ステップ１３５０で、方法１３００はｈ［Ｎ_ｂｉｎ］におけるすべてのビンについて直線性誤差を演算し得、直線性誤差はステップ１３２０におけるものとほぼ同様の機構で演算され得る。ステップ１３６０で、方法１３００は直線性測定値をテスタに送信し得る。例えば、測定値は、表１で説明するような、最大コード出現、最小コード出現、最大コード出現に対応するＡＤＣ出力コード、最小コード出現に対応するＡＤＣ出力コード、最大スケールＩＮＬ値、最小スケールＩＮＬ値、最大スケールＩＮＬ値に対応するＡＤＣ出力コード、及び最小スケールＩＮＬ値に対応するＡＤＣ出力コードを含み得る。

入力電圧が始動電圧Ｖ_{ＴｅｓｔＳｔａｒｔ}に近いとき、ＡＤＣは、雑音又は実行間変動（run-to-run variation）に起因して、試験コードスパンｄｌｔにおける最低コードＣ_ｌｏより低いＡＤＣコードを生じさせ得る。したがって方法１３００は、コードレンジ外にあるコード（例えば、外れ値）を検出し得、それに応じて、動きヒストグラムベース法を用いてより正確なＩＮＬ測定のために総コード出現ｈ_ｓｕｍを調整し得る。加えて方法１３００は、電圧がＶ_{ＴｅｓｔＳｔａｒｔ}又はＶ_{ＴｅｓｔＳｔｏｐ}に近くないときにＡＤＣコードがコードレンジｄｌｔの外にある場合に誤差を示すようにフラグを設定し得る。

図１４は、様々な実施形態に従った、全コードヒストグラムベース法と動きヒストグラムベース法とを比較する、ＡＤＣＩＮＬ測定の２つのグラフを示す。ｘ軸はＡＤＣコード指数を表し得、ｙ軸はＬＳＢ単位のＩＮＬ値を表し得る。グラフ１４１０は全コードヒストグラムベース法から演算されたＩＮＬ値であり、グラフ１４２０は動きヒストグラムベース法（例えば、方法１０００、１１００、１２００、１３００）から演算されたＩＮＬ値である。グラフに示されるように、動きヒストグラムベース法から演算されたＩＮＬ値は、全コードヒストグラムベース法から演算されたＩＮＬ値に匹敵する。

特許請求の範囲内で、説明した実施形態における改変が可能であり、他の実施形態が可能である。

Claims

アナログ−デジタル変換器（ＡＤＣ）の直線性を試験する方法であって、
ＡＤＣ入力電圧ステップ調整を示すトリガ信号を受信すること、
前記トリガ信号を受信する際にＡＤＣ出力サンプルを読み取ることであって、前記ＡＤＣ出力サンプルが、Ｎ個の離散ＡＤＣ出力コードに対応するＮ個の整数値の値範囲を有すること、
Ｍ個の連続ＡＤＣ出力コードについてコード出現のヒストグラムを演算することであって、前記ヒストグラムが、前記Ｍ個の連続ＡＤＣ出力コードに対応するＭ個のビンを含み、ＭがＮより小さいこと、
Ｋ個のＡＤＣ出力サンプルの読み取りの間隔での前記ヒストグラムに従って、微分非直線性（ＤＮＬ）値及び積分非直線性（ＩＮＬ）値を更新すること、及び、
前記ＤＮＬ及び前記ＩＮＬの値を更新した後、前記ヒストグラムをＡＤＣ出力コード１つ分シフトすること、
を含む、方法。
請求項１に記載の方法であって、前記電圧ステップ調整が各調整について一定の増分であり、Ｋ個のＡＤＣ出力サンプルの読み取りの前記間隔が、前記Ｎ個のＡＤＣ出力コードの各々についての平均出現数に対応する、方法。
請求項１に記載の方法であって、前記ヒストグラムをシフトすることが、前記ＡＤＣサンプル値が、前記Ｎ個のＡＤＣ出力コードにおける最小コードより大きい約Ｍ／２個のコードであるＡＤＣ出力コードに等しいときに開始される、方法。
請求項１に記載の方法であって、前記ＤＮＬ値を更新することが、
最低ヒストグラムビンのビン値を最小コード出現及び最大コード出現と比較することであって、前記ビン値が、前記最低ヒストグラムビンに対応する現在のＡＤＣ出力コードについてのコード出現数であること、
前記ビン値が前記最小コード出現より小さいとき、前記最小コード出現を前記ビン値に設定すること、
前記ビン値が前記最小コード出現より小さいとき、最小ＤＮＬＡＤＣコードを前記現在のＡＤＣ出力コードに設定すること、
前記ビン値が前記最大コード出現より大きいとき、前記最大コード出現を前記ビン値に設定すること、及び、
前記ビン値が前記最大コード出現より大きいとき、最大ＤＮＬＡＤＣコードを前記現在のＡＤＣ出力コードに設定すること、
を含む、方法。
請求項１に記載の方法であって、前記ＤＮＬ値及び前記ＩＮＬ値が、第１のＡＤＣ出力コードで開始し第２のＡＤＣ出力コードで停止するＤ個のＡＤＣ出力コードについて更新され、前記第１のＡＤＣ出力コードが前記Ｎ個のＡＤＣ出力コードの最小コードより大きい次の最小コードであり、前記第２のＡＤＣ出力コードが前記Ｎ個のＡＤＣ出力コードの最大コードより小さい次の最大コードであり、ＤがＮ−２の値に等しい、方法。
請求項５に記載の方法であって、前記ヒストグラムを演算する前に、前記Ｄ個のＡＤＣ出力コードにわたるコード出現の総数を判定することを更に含み、前記コード出現の総数を判定することが、
カウンタを用いることによって電圧ステップ調整の数をカウントすること、
第１の以前のＡＤＣサンプル値が前記Ｎ個のＡＤＣ出力コードの最小コードに等しく、第１の現在のＡＤＣサンプル値が前記最小コードより大きい前記次の最小コードに等しいとき、第１のカウンタ値を記録すること、
第２の以前のＡＤＣサンプル値が前記Ｎ個のＡＤＣ出力コードの最大コードより小さい前記次の最大コードに等しく、第２の現在のＡＤＣサンプル値が前記最大コードに等しいとき、第２のカウンタ値を記録すること、
前記第１のカウンタ値と前記第２のカウンタ値との間の差を演算することによって、前記コード出現の総数を設定すること、及び、
前記第１のカウンタ値及び前記第２のカウンタ値を報告すること、
を含む、方法。
請求項６に記載の方法であって、前記コード出現の総数を判定した後、前記ＩＮＬ値が更新され、前記ＩＮＬ値を更新することが、
式、ＤＮＬ_ｈｓｕｍ＝ｈ［０］×Ｄ−ｈ_ｓｕｍに従って最低ヒストグラムビンに対応する現在のＡＤＣ出力コードについてのスケーリングされたＤＮＬ値を演算することであって、上式で、ｈ_ｓｕｍが前記コード出現の総数であり、ｈ［０］が前記現在のＡＤＣ出力コードについてのコード出現数であること、
前記スケーリングされたＤＮＬ値を以前のスケーリングされたＩＮＬ値に付加することによって、前記現在のＡＤＣ出力コードについて現在のスケーリングされたＩＮＬ値を演算すること、
前記現在のスケーリングされたＩＮＬ値を最小のスケーリングされたＩＮＬ値及び最大のスケーリングされたＩＮＬ値と比較すること、
前記現在のスケーリングされたＩＮＬ値が前記最小のスケーリングされたＩＮＬ値より小さいとき、前記最小のスケーリングされたＩＮＬ値を前記現在のスケーリングされたＩＮＬ値に設定すること、
前記現在のスケーリングされたＩＮＬ値が前記最小のスケーリングされたＩＮＬ値より小さいとき、最小ＩＮＬＡＤＣコードを前記現在のＡＤＣ出力コードに設定すること、
前記現在のスケーリングされたＩＮＬ値が前記最大のスケーリングされたＩＮＬ値より大きいとき、前記最大のスケーリングされたＩＮＬ値を前記現在のスケーリングされたＩＮＬ値に設定すること、及び、
前記現在のスケーリングされたＩＮＬ値が前記最大のスケーリングされたＩＮＬ値より大きいとき、最大ＩＮＬＡＤＣコードを前記現在のＡＤＣ出力コードに設定すること、
を含む、方法。
請求項５に記載の方法であって、前記受信されたＡＤＣサンプル値が前記第１のＡＤＣ出力コードより小さいか、又は前記第２のＡＤＣ出力コードより大きいとき、前記ＡＤＣについて不合格結果を判定することを更に含む、方法。
請求項６に記載の方法であって、以前のＡＤＣサンプル値が前記第１のＡＤＣ出力コードに等しいときに、前記受信されたＡＤＣサンプル値が前記第１のＡＤＣ出力コードより小さいとき、前記コード出現の総数を１つ減分することを更に含む、方法。
請求項５に記載の方法であって、前記Ｄ個のＡＤＣ出力コードについて前記ＩＮＬ値及び前記ＤＮＬ値を更新した後、試験報告を送信することを更に含み、前記試験報告が、
最大コード出現、
最小コード出現、
前記最大コード出現に対応する第１のＡＤＣ出力コード、
前記最小コード出現に対応する第２のＡＤＣ出力コード、
コード出現の総数によってスケーリングされた最大ＩＮＬ値、
コード出現の総数によってスケーリングされた最小ＩＮＬ値、
前記スケーリングされた最大ＩＮＬ値に対応する第３のＡＤＣ出力コード、
前記スケーリングされた最小ＩＮＬ値に対応する第４のＡＤＣ出力コード、及び、
前記Ｄ個のＡＤＣ出力コードについての前記コード出現の総数、
を含む、方法。
装置であって、
アナログ入力信号をＮ個の離散ＡＤＣ出力コードに変換するように構成されるアナログ−デジタル変換器（ＡＤＣ）、
Ｍ個の連続ＡＤＣ出力コードに対する出現数をストアするＭ個のビンを含むヒストグラムを含めるためのメモリであって、各ビンが前記Ｍ個のＡＤＣ出力コードのうちの１つに対応し、ＭがＮより小さい、前記メモリ、
前記ＡＤＣ入力での電圧ステップ増分を示すトリガ信号を受信するように構成される第１のインターフェースであって、受信されたＫ個のトリガ信号の平均がＡＤＣ出力コード遷移に対応する、前記第１のインターフェース、及び
前記ＡＤＣ、前記メモリ、及び前記第１のインターフェースに結合されるプロセッサであって、
前記トリガ信号を受信する際にＡＤＣ出力サンプルを読み取るように、及び
前記ＡＤＣサンプルの値に対応するビンにおける出現数を増分することによって前記ヒストグラムを演算するように、及び
Ｋ個のＡＤＣ出力サンプルの読み取りの間隔での前記ヒストグラムに従って、最大コード出現、最小コード出現、最大積分非直線性（ＩＮＬ）値、及び最小ＩＮＬを更新するように、及び、
前記最大コード出現、前記最小コード出現、前記最大ＩＮＬ値、及び前記最小ＩＮＬ値を更新した後、前記ヒストグラムをＡＤＣ出力コード１つ分シフトするように、
構成され、前記最大コード出現が最大微分非直線性（ＤＮＬ）値に比例し、前記最小コード出現が最小ＤＮＬ値に比例する、前記プロセッサ、
を含む、装置。
請求項１１に記載の装置であって、前記最大コード出現、前記最小コード出現、前記最大ＩＮＬ値、及び前記最小ＩＮＬ値が、前記Ｎ個のＡＤＣ出力コードの最小コードより大きい次の最小コードである第１のＡＤＣ出力コードで開始し、前記Ｎ個のＡＤＣ出力コードの最大コードより小さい次の最大コードである第２のＡＤＣ出力コードで停止する、Ｄ個のＡＤＣ出力コードについて更新され、ＤがＮ−２の値に等しい、装置。
請求項１１に記載の装置であって、前記プロセッサが、
最低ヒストグラムビンのビン値を最小コード出現及び最大コード出現と比較すること、
前記ビン値が前記最小コード出現より小さいとき、前記最小コード出現を前記ビン値に設定すること、
前記ビン値が前記最小コード出現より小さいとき、最小ＤＮＬＡＤＣコードを前記最低ヒストグラムビンに対応するＡＤＣ出力コードに設定すること、
前記ビン値が前記最大コード出現より大きいとき、前記最大コード出現を前記ビン値に設定すること、及び、
前記ビン値が前記最大コード出現より大きいとき、最大ＤＮＬＡＤＣコードを前記最低ヒストグラムビンに対応するＡＤＣ出力コードに設定すること、
によって、前記最大コード出現及び前記最小コード出現を更新するように構成される、
装置。
請求項１１に記載の装置であって、前記プロセッサが更に、
各トリガイベントを受信した後、カウンタを１つ増分するように、及び
以前のＡＤＣサンプル値が前記Ｎ個の離散ＡＤＣ出力コードの最小コードに対応し、現在のＡＤＣサンプル値が前記最小コードより大きい次の最小コードに対応するとき、第１のカウンタ値を記録するように、及び
以前のＡＤＣサンプル値が、前記Ｎ個の離散ＡＤＣ出力コードの最大コードより小さい次の最大コードに対応し、現在のＡＤＣサンプル値が前記最大コードに対応するとき、第２のカウンタ値を記録するように、及び、
前記第１のカウンタ値と前記第２のカウンタ値との間の差を演算することによって、前記コード出現の総値を判定するように、
構成され、
前記装置が、前記第１のカウンタ値及び前記第２のカウンタ値を送信するように構成される第２のインターフェースを更に含む、
装置。
請求項１１に記載の装置であって、前記プロセッサが、
式、ＤＮＬ_ｈｓｕｍ＝ｈ［０］×Ｄ−ｈ_ｓｕｍに従って最低ヒストグラムビンに対応する現在のＡＤＣ出力コードについてのスケーリングされたＤＮＬ値を演算することであって、上式で、ｈ_ｓｕｍがコード出現の総数であり、ｈ［０］が前記現在のＡＤＣ出力コードについてのコード出現数であること、
前記スケーリングされたＤＮＬ値を以前のスケーリングされたＩＮＬ値に付加することによって、前記現在のＡＤＣ出力コードについて現在のスケーリングされたＩＮＬ値を演算すること、
前記現在のスケーリングされたＩＮＬ値を最小のスケーリングされたＩＮＬ値及び最大のスケーリングされたＩＮＬ値と比較すること、
前記現在のスケーリングされたＩＮＬ値が前記最小のスケーリングされたＩＮＬ値より小さいとき、前記最小のスケーリングされたＩＮＬ値を前記現在のスケーリングされたＩＮＬ値に、及び最小ＩＮＬＡＤＣコードを前記現在のＡＤＣ出力コードに設定すること、及び、
前記現在のスケーリングされたＩＮＬ値が前記最大のスケーリングされたＩＮＬ値より大きいとき、前記最大のスケーリングされたＩＮＬ値を前記現在のスケーリングされたＩＮＬ値に、及び最大ＩＮＬＡＤＣコードを前記現在のＡＤＣ出力コードに設定すること、
によって、前記最大ＩＮＬ値及び最小ＩＮＬ値を更新するように構成される、装置。
請求項１１に記載の装置であって、前記最大コード出現、前記最小コード出現、前記最大ＩＮＬ値、及び前記最小ＩＮＬ値を送信するように構成される第２のインターフェースを更に含む、装置。