JP4266350B2 - テスト回路 - Google Patents

Description

この発明は、テスト回路に関し、特に、デバイスのアナログ信号の特性の解析および評価を行なうテスト回路に関する。

アナログ回路を混載した半導体デバイスのテストを行なうために、半導体デバイスの出力アナログ信号の特性を高速かつ高精度に評価できるテスト回路が必要とされている。システムＬＳＩのテスト方法としては、たとえば、システムＬＳＩのチップ内部にテスト回路を内蔵するＢＩＳＴ（Built-In Self-Test）や、ＬＳＩテスタのロード・ボード上にアナログ信号のテスト回路を設けるＢＯＳＴ（Built-Out Self-Test）などがある。

しかし、デバイスのアナログ信号の特性を高速かつ高精度に評価するためには、高価なＡＤ変換器を必要としていた。また、任意の信号波形を得るために常時データを取込む必要があるため、大容量の記憶回路を必要としていた。

下記の特許文献１には、アナログ入力信号（繰返し信号）に対して電圧レンジを分割してデジタル化し、そのデータを表示装置上に重ね書きすることにより、使用するＡＤ変換器の分解能以上の測定分解能を実現する波形測定装置が開示されている。

また、下記の特許文献２には、周期性信号に含まれるジッタをリアルタイムに測定するジッタ測定装置が開示されている。
特開平５−１１９０６４号公報 特開２０００−２９２４６９号公報

以上のように、従来のテスト回路では、デバイスのアナログ信号の特性を高速かつ高精度に評価するためには、高価なＡＤ変換器が必要であった。また、データを常時取込むために大容量の記憶回路が必要であった。

それゆえに、この発明の主たる目的は、簡易な構成で高性能かつ安価なテスト回路を提供することである。

この発明に係るテスト回路は、デバイスのアナログ信号の特性を評価するテスト回路であって、デバイスのアナログ信号の電位が予め定められた範囲内にある場合は第１の信号を出力し、デバイスのアナログ信号の電位が予め定められた範囲内にはない場合は第２の信号を出力するコンパレータと、パルス信号列であるタイミング信号を生成するタイミング発生器と、タイミング信号に同期して動作し、コンパレータの出力信号と予め定められた期待値データとが一致するかどうかを判定する判定回路と、クロック信号を生成するクロック発生回路と、コンパレータの出力信号を受け、第１の信号に応答してクロック発生回路からのクロック信号を通過させて出力し、第２の信号に応答してクロック発生回路からのクロック信号を遮断する論理回路と、論理回路の出力信号に同期して動作し、デバイスのアナログ信号をデジタルデータに変換して出力するアナログデジタル変換器と、アナログデジタル変換器からのデジタルデータを解析する解析部とを備えたものである。ここで、判定回路は、アナログ信号の波形の傾斜部分のタイミングが予め定められた範囲内にあるかどうかを判定するファンクションテストを行ない、解析部は、アナログ信号の波形の傾斜状態を評価する傾斜波形テストを行なう。

この発明に係るテスト回路では、デバイスのアナログ信号の電位が予め定められた範囲内にある場合は第１の信号を出力し、デバイスのアナログ信号の電位が予め定められた範囲内にはない場合は第２の信号を出力するコンパレータと、パルス信号列であるタイミング信号を生成するタイミング発生器と、タイミング信号に同期して動作し、コンパレータの出力信号と予め定められた期待値データとが一致するかどうかを判定する判定回路と、クロック信号を生成するクロック発生回路と、コンパレータの出力信号を受け、第１の信号に応答してクロック発生回路からのクロック信号を通過させて出力し、第２の信号に応答してクロック発生回路からのクロック信号を遮断する論理回路と、論理回路の出力信号に同期して動作し、デバイスのアナログ信号をデジタルデータに変換して出力するアナログデジタル変換器と、アナログデジタル変換器からのデジタルデータを解析する解析部とが設けられる。判定回路は、アナログ信号の波形の傾斜部分のタイミングが予め定められた範囲内にあるかどうかを判定するファンクションテストを行ない、解析部は、アナログ信号の波形の傾斜状態を評価する傾斜波形テストを行なう。したがって、大容量の記憶回路を必要とせずに、デバイスのアナログ信号の波形の傾斜部分を任意の振幅電圧の範囲内において任意の数に分割された電圧レンジでＡＤ変換することができる。また、ファンクションテストと傾斜波形テストとを並列して行なうことができる。このため、簡易な構成で高性能かつ安価なテスト回路が実現できる。

実施の形態１．
図１は、この発明の実施の形態１によるテスト回路の概略構成を示すブロック図である。図１において、このテスト回路は、ウィンドウコンパレータ１、タイミング発生器２、比較判定部３、解析部６、ＡＤ変換器（以下、ＡＤＣと称する）４、パターン発生部５および制御部７を備える。

ウィンドウコンパレータ１は、コンパレータ１１，１２を含む。比較判定部３は、判定回路１３、発振回路１４および論理回路１５を含む。パターン発生部５は、アドレス発生部１６およびパターンメモリ１７を含む。

コンパレータ１１は、被測定デバイスのアナログ信号ＡＮＳの電位と基準電位ＶＯＨとを比較し、アナログ信号ＡＮＳの電位が基準電位ＶＯＨよりも低い場合は出力信号ＷＣＳ１を「Ｈ」レベルにし、アナログ信号ＡＮＳの電位が基準電位ＶＯＨよりも高い場合は出力信号ＷＣＳ１を「Ｌ」レベルにする。コンパレータ１２は、被測定デバイスのアナログ信号ＡＮＳの電位と基準電位ＶＯＬ（＜ＶＯＨ）とを比較し、アナログ信号ＡＮＳの電位が基準電位ＶＯＬよりも低い場合は出力信号ＷＣＳ２を「Ｌ」レベルにし、アナログ信号ＡＮＳの電位が基準電位ＶＯＬよりも高い場合は出力信号ＷＣＳ２を「Ｈ」レベルにする。このようにして、ウィンドウコンパレータ１によって、被測定デバイスのアナログ信号ＡＮＳの電位が基準電位ＶＯＬから基準電位ＶＯＨまでの範囲内にあるかどうかが判定される。なお、基準電位ＶＯＨ，ＶＯＬは、アナログ信号ＡＮＳの電圧レベルに応じて、予め任意の値に設定される。

タイミング発生器２は、パルス信号列であるタイミング信号ＴＩＳを生成する。判定回路１３は、タイミング発生器２からのタイミング信号ＴＩＳに同期して動作し、予め記憶された期待値データとコンパレータ１１，１２の出力信号ＷＣＳ１，ＷＣＳ２とを比較する。この判定回路１３は、比較結果が同じ場合は出力エラー信号ＥＲＲ１を非活性化レベルにし、比較結果が異なる場合は出力エラー信号ＥＲＲ１を活性化レベルにする。このように、判定回路１３は、アナログ信号ＡＮＳの波形の傾斜部分のタイミングが規格範囲内にあるかどうかを判定するファンクションテストを行なう。

発振回路１４は、所定周期のパルス信号列であるクロック信号ＣＬＫを生成する。論理回路１５は、コンパレータ１１，１２の出力信号ＷＣＳ１，ＷＣＳ２がともに「Ｈ」レベルである場合は、発振回路１４からのクロック信号ＣＬＫをＡＤ変換スタート信号ＡＤＳＳとしてＡＤＣ４に伝達する。しかし、コンパレータ１１，１２の出力信号ＷＣＳ１，ＷＣＳ２のうち少なくとも一方が「Ｌ」レベルである場合は、発振回路１４からのクロック信号ＣＬＫをＡＤＣ４に伝達せず、出力ＡＤ変換スタート信号ＡＤＳＳを非活性化レベルの「Ｌ」レベルにする。論理回路１５は、さらに、被測定デバイスから入力されたアナログ信号ＡＮＳの波形が立上がり部分であるか立下がり部分であるかを識別するための識別信号ＤＣＳを生成する。この識別信号ＤＣＳは、コンパレータ１１，１２の出力信号ＷＣＳ１，ＷＣＳ２がともに「Ｈ」レベルにされたことに応じて、その論理レベルが切換えられる。すなわち、アナログ信号ＡＮＳの波形の立上がり部分において「Ｈ」レベルにされ、アナログ信号ＡＮＳの波形の立下がり部分において「Ｌ」レベルにされる。

ＡＤＣ４は、論理回路１５からのＡＤ変換スタート信号ＡＤＳＳおよび識別信号ＤＣＳに基づいて、アナログ信号ＡＮＳをＡＤ変換して複数のデジタルデータＤＩＧＤ−１〜ＤＩＧＤ−ｎ（ただし、ｎは任意の自然数）を生成する。このＡＤＣ４は、ＡＤ変換スタート信号ＡＤＳＳのパルスに応答してＡＤ変換を行なう。また、ＡＤＣ４は、論理回路１５からのＡＤ変換スタート信号ＡＤＳＳおよび識別信号ＤＣＳをアドレス発生部１６に伝達する。

アドレス発生部１６は、ＡＤＣ４からのＡＤ変換スタート信号ＡＤＳＳおよび識別信号ＤＣＳに基づいてアドレス信号ＡＤＤを生成する。このアドレス信号ＡＤＤは、ＡＤ変換スタート信号ＡＤＳＳのパルスに応答して、そのアドレスが切換えられる。

パターンメモリ１７は、アドレス発生部１６からのアドレス信号ＡＤＤに応答して、それぞれアドレス信号ＡＤＤによって示されるアドレスに対応した複数の期待値パターンデータＰＴＤ−１〜ＰＴＤ−ｎを出力する。これらの期待値パターンデータＰＴＤ−１〜ＰＴＤ−ｎは、パターンメモリ１７に予め記憶される。

解析部６は、ＡＤＣ４からのデジタルデータＤＩＧＤ−１〜ＤＩＧＤ−ｎの解析を行なう。この解析部６は、ＡＤＣ４からのデジタルデータＤＩＧＤ−１〜ＤＩＧＤ−ｎと、パターンメモリ１７からの期待値パターンデータＰＴＤ−１〜ＰＴＤ−ｎとを比較し、各デジタルデータＤＩＧＤ−１〜ＤＩＧＤ−ｎがそれぞれ対応する期待値パターンデータＰＴＤ−１〜ＰＴＤ−ｎによって定められる範囲内にある場合は、出力エラー信号ＥＲＲ２を非活性化レベルにする。一方、各デジタルデータＤＩＧＤ−１〜ＤＩＧＤ−ｎがそれぞれ対応する期待値パターンデータＰＴＤ−１〜ＰＴＤ−ｎによって定められる範囲内にない場合は出力エラー信号ＥＲＲ２を活性化レベルにする。このように、解析部６は、アナログ信号ＡＮＳの波形の傾斜状態を評価する傾斜波形テストを行なう。

制御部７は、比較判定部３および解析部６からのエラー信号ＥＲＲ１，ＥＲＲ２に基づいて、テスト回路の動作を制御する。たとえば、エラー信号ＥＲＲ１が非活性化レベルである場合は比較判定部３を動作させ、エラー信号ＥＲＲ１が活性化レベルである場合は比較判定部３の動作を停止させる。また、エラー信号ＥＲＲ２が非活性化レベルである場合は解析部６およびパターン発生部５を動作させ、エラー信号ＥＲＲ２が活性化レベルである場合は解析部６およびパターン発生部５の動作を停止させる。

次に、図１に示したテスト回路の動作について説明する。図２は、図１に示したテスト回路の動作を説明するためのタイムチャートである。図２を参照して、被測定デバイスのアナログ信号ＡＮＳは、矩形波に近い高速のアナログ信号である。

時刻ｔ１よりも前の時刻において、コンパレータ１１は、アナログ信号ＡＮＳの電位が基準電位ＶＯＨよりも低いことに応じて、出力信号ＷＣＳ１を「Ｈ」レベルにする。コンパレータ１２は、アナログ信号ＡＮＳの電位が基準電位ＶＯＬよりも低いことに応じて、出力信号ＷＣＳ２を「Ｌ」レベルにする。論理回路１５は、コンパレータ１１，１２からの信号ＷＣＳ１，ＷＣＳ２のうちの一方が「Ｌ」レベルであることに応じて、出力ＡＤ変換スタート信号ＡＤＳＳを非活性化レベルの「Ｌ」レベルにするとともに、出力識別信号ＤＣＳを「Ｌ」レベルにする。

時刻ｔ１において、アナログ信号ＡＮＳの電位が基準電位ＶＯＬよりも高くなったことに応じて、コンパレータ１２は出力信号ＷＣＳ２を「Ｈ」レベルに立上げる。論理回路１５は、コンパレータ１１，１２の出力信号ＷＣＳ１，ＷＣＳ２がともに「Ｈ」レベルになったことに応じて、発振回路１４からのクロック信号ＣＬＫをＡＤ変換スタート信号ＡＤＳＳとしてＡＤＣ４に伝達するとともに、出力識別信号ＤＣＳを「Ｈ」レベルに立上げる。

時刻ｔ２において、アナログ信号ＡＮＳの電位が基準電位ＶＯＨよりも高くなったことに応じて、コンパレータ１１は出力信号ＷＣＳ１を「Ｌ」レベルに立下げる。これに応じて、論理回路１５は、出力ＡＤ変換スタート信号ＡＤＳＳを非活性化レベルの「Ｌ」レベルに固定する。

図３は、図２に示した時刻ｔ１から時刻ｔ２までの期間におけるテスト回路の動作を説明するためのタイムチャートである。図３を参照して、ＡＤＣ４は、ＡＤ変換スタート信号ＡＤＳＳに同期して、７つのデジタルデータＤＩＧＤ−１〜ＤＩＧＤ−７を生成する。アドレス発生部１６は、ＡＤ変換スタート信号ＡＤＳＳのパルスに応答して、アドレス信号ＡＤＤのアドレスを切換える。パターン発生部１７は、アドレス信号ＡＤＤに応答し、それぞれ７つのデジタルデータＤＩＧＤ−１〜ＤＩＧＤ−７に対応する７つの期待値パターンデータＰＴＤ−１〜ＰＴＤ−７を生成する。

時刻ｔ１において、ＡＤ変換スタート信号ＡＤＳＳが「Ｈ」レベルに立上げられる。これに応じて、ＡＤＣ４はデジタルデータＤＩＧＤ−１（“００００１”＝基準電位ＶＯＬ）を生成し、アドレス発生部１６はアドレス信号ＡＤＤのアドレスを切換える。パターンメモリ１７は、アドレス信号ＡＤＤによって示されるアドレスに対応した期待値パターンデータＰＴＤ−１（“０００００”，“０００１０”）を生成する。解析部６は、デジタルデータＤＩＧＤ−１（“００００１”）が期待値パターンデータＰＴＤ−１（“０００００”，“０００１０”）の範囲内にあることに応じて、出力エラー信号ＥＲＲ２を非活性化レベルにする。

時刻ｔ１１において、ＡＤ変換スタート信号ＡＤＳＳが再び「Ｈ」レベルに立上げられる。これに応じて、ＡＤＣ４はデジタルデータＤＩＧＤ−２（“０００１０”）を生成し、アドレス発生部１６はアドレス信号ＡＤＤのアドレスを切換える。パターンメモリ１７は、アドレス信号ＡＤＤによって示されるアドレスに対応した期待値パターンデータＰＴＤ−２（“００００１”，“０００１１”）を生成する。解析部６は、デジタルデータＤＩＧＤ−２（“０００１０”）が期待値パターンデータＰＴＤ−２（“００００１”，“０００１１”）によって定められる範囲内にあることに応じて、出力エラー信号ＥＲＲ２を非活性化レベルにする。

時刻ｔ１２から時刻ｔ１６までの期間においても、同様に、ＡＤ変換スタート信号ＡＤＳＳに同期してデジタルデータＤＩＧＤ−３（“０００１１”）〜ＤＩＧＤ−７（“０１１１１”＝基準電位ＶＯＨ）および期待値パターンデータＰＴＤ−３（“０００１０”，“００１００”）〜ＰＴＤ−７（“００１０１”，“１０００１”）が生成される。また、解析部６は、各デジタルデータＤＩＧＤ−３（“０００１１”）〜ＤＩＧＤ−７（“０１１１１”）がそれぞれ対応する期待値パターンデータＰＴＤ−３（“０００１０”，“００１００”）〜ＰＴＤ−７（“００１０１”，“１０００１”）によって定められる範囲内にあるかどうかを判定し、判定結果に応じたエラー信号ＥＲＲ２を出力する。

なお、ここでは、時刻ｔ１から時刻ｔ２までの期間において、基準電位ＶＯＬ〜ＶＯＨの範囲内で電圧レンジが７つ（“００００１”〜“０１１１１”）に分割される場合について説明したが、任意の基準電位ＶＯＬ〜ＶＯＨの範囲内で任意の数に分割された電圧レンジでＡＤ変換を行なうことができる。

図２に戻って、時刻ｔ３において、アナログ信号ＡＮＳの電位が基準電位ＶＯＨよりも低くなったことに応じて、コンパレータ１１は出力信号ＷＣＳ１を「Ｈ」レベルに立上げる。論理回路１５は、コンパレータ１１，１２の出力信号ＷＣＳ１，ＷＣＳ２がともに「Ｈ」レベルになったことに応じて、発振回路１４からのクロック信号ＣＬＫをＡＤ変換スタート信号ＡＤＳＳとしてＡＤＣ４に伝達するとともに、識別信号ＤＣＳを「Ｌ」レベルに立下げる。

時刻ｔ４において、アナログ信号ＡＮＳの電位が基準電位ＶＯＬよりも低くなったことに応じて、コンパレータ１２は出力信号ＷＣＳ２を「Ｌ」レベルに立下げる。これに応じて、論理回路１５は、出力ＡＤ変換スタート信号ＡＤＳＳを非活性化レベルの「Ｌ」レベルにする。

時刻ｔ３から時刻ｔ４までの期間において、時刻ｔ１から時刻ｔ２までの期間と同様に、ＡＤ変換スタート信号ＡＤＳＳに同期してデジタルデータＤＩＧＤ−１〜ＤＩＧＤ−ｎおよび期待値パターンデータＰＴＤ−１〜ＰＴＤ−ｎが生成される。また、解析部６は、各デジタルデータＤＩＧＤ−１〜ＤＩＧＤ−ｎがそれぞれ対応する期待値パターンデータＰＴＤ−１〜ＰＴＤ−ｎの範囲内にあるかどうかを比較判定し、判定結果に応じたエラー信号ＥＲＲ２を出力する。

以上のように、この実施の形態１では、被測定デバイスのアナログ信号ＡＮＳを、任意の基準電位ＶＯＬ，ＶＯＨによって定められる振幅電圧において、任意の数に分割された電圧レンジでＡＤ変換を行なうことができる。これにより、傾斜したアナログ信号波形の過渡状態を含めた高精度な評価および解析が可能となる。また、アナログ信号の波形の傾斜した立上がり部分および立下がり部分に限定してＡＤ変換を行なうため、大容量のメモリを必要としない。さらに、比較判定部３の内部に発振回路１４を設けたことによって、判定回路１３によるファンクションテストと、解析部６による傾斜波形テストとを並列して行なうことができる。したがって、簡易な構成で高性能かつ安価なテスト回路が実現できる。

なお、このテスト回路は、たとえば、システムＬＳＩのチップに内蔵（ＢＩＳＴ）されても、ＬＳＩテスタのロード・ボード上に設置（ＢＯＳＴ）されてもよい。

実施の形態２．
図４は、この発明の実施の形態２によるテスト回路の概略構成を示すブロック図であって、図１と対比される図である。図４のテスト回路を参照して、図１のテスト回路と異なる点は、比較判定部３が比較判定部２１で置換されている点である。比較判定部３の発振回路１４は、比較判定部２１においてカウンタ２２、記憶回路２３および遅延回路２４で置換されている。なお、図４において、図１と対応する部分においては同一符号を付し、その詳細説明を省略する。

カウンタ２２は、タイミング発生器２からのタイミング信号ＴＩＳのパルスの立上がりエッジをカウントし、そのカウント数をカウントデータＮＵＭ（１）〜ＮＵＭ（ｎ−１）として出力する（ただし、ｎは任意の自然数）。記憶回路２３は、それぞれカウンタ２２からのカウントデータＮＵＭ（１）〜ＮＵＭ（ｎ−１）に応じて、遅延データＤＬＴ（１）〜ＤＬＴ（ｎ−１）を出力する。この記憶回路２３には、それぞれカウントデータＮＵＭ（１）〜ＮＵＭ（ｎ−１）に対応した遅延時間を示す遅延データＤＬＴ（１）〜ＤＬＴ（ｎ−１）が予め記憶される。

遅延回路２４は、タイミング発生器２からのタイミング信号ＴＩＳを受け、記憶回路２３からの遅延データＤＬＴ（１）〜ＤＬＴ（ｎ−１）によって指示された遅延時間だけタイミング信号ＴＩＳを遅延させた遅延信号ＤＬＳを出力する。

次に、図４に示したテスト回路の動作について説明する。図５は、図４に示したテスト回路の動作を説明するためのタイムチャートである。図５を参照して、被測定デバイスのアナログ信号ＡＮＳの波形の立上がり部分に注目する。

アナログ信号ＡＮＳの電位は、「Ｌ」レベルから上昇して時刻ｔ２１において基準電位ＶＯＬよりも高くなり、時刻ｔ２３において基準電位ＶＯＨよりも高くなる。この時刻ｔ２１から時刻ｔ２３までの期間において、論理回路１５は、遅延回路２４からの遅延信号ＤＬＳをＡＤ変換スタート信号ＡＤＳＳとして出力する。

タイミング発生器２は、所定周期のパルス信号列であるタイミング信号ＴＩＳを生成する。このタイミング信号ＴＩＳは、時刻ｔ２２において「Ｈ」レベルに立上げられる。時刻ｔ２１と時刻ｔ２２との間隔はＴ０である。遅延回路２４は、アナログ信号ＡＮＳの波形の１周期目の立上がり部分に対応して、タイミング信号ＴＩＳをそのまま遅延信号ＤＬＳとして出力する。すなわち、遅延信号ＤＬＳは、時刻ｔ２２において「Ｈ」レベルに立上げられるパルスを有する。

カウンタ２２は、時刻ｔ２２におけるタイミング信号ＴＩＳの立上がりエッジをカウントし、カウントデータＮＵＭ（１）を出力する。記憶回路２３は、カウントデータＮＵＭ（１）に対応した遅延時間Ｔ１を示す遅延データＤＬＴ（１）を出力する。

アナログ信号ＡＮＳの波形の２周期目の立上がり部分に注目すると、アナログ信号ＡＮＳの電位は、「Ｌ」レベルから上昇して時刻ｔ２４において基準電位ＶＯＬよりも高くなり、時刻ｔ２７において基準電位ＶＯＨよりも高くなる。この時刻ｔ２４から時刻ｔ２７までの期間において、論理回路１５は、遅延回路２４からの遅延信号ＤＬＳをＡＤ変換スタート信号ＡＤＳＳとして出力する。

タイミング信号ＴＩＳは、時刻ｔ２５において「Ｈ」レベルに立上げられる。時刻ｔ２４と時刻ｔ２５との間隔はＴ０である。遅延回路２４は、アナログ信号ＡＮＳの波形の２周期目の立上がり部分に対応して、タイミング信号ＴＩＳを遅延時間Ｔ１だけ遅延させた信号を遅延信号ＤＬＳとして出力する。すなわち、遅延信号ＤＬＳは、時刻ｔ２５よりも時間Ｔ１だけ遅い時刻ｔ２６において「Ｈ」レベルに立上げられるパルスを有する。

カウンタ２２は、時刻ｔ２５におけるタイミング信号ＴＩＳの立上がりエッジをカウントし、カウントデータＮＵＭ（２）を出力する。記憶回路２３は、カウントデータＮＵＭ（２）に対応した遅延時間Ｔ２を示す遅延データＤＬＴ（２）を出力する。図示しないが、アナログ信号ＡＮＳの波形の３周期目の立上がり部分に対応して、タイミング信号ＴＩＳを遅延時間Ｔ２だけ遅延させた信号が遅延信号ＤＬＳとして出力される。

このように、アナログ信号ＡＮＳの波形の１周期目〜（ｎ−１）周期目の立上がり部分に対応して、カウンタ２２はカウントデータＮＵＭ（１）〜ＮＵＭ（ｎ−１）を出力する。記憶回路２３は、それぞれカウントデータＮＵＭ（１）〜ＮＵＭ（ｎ−１）に対応した遅延時間Ｔ１〜Ｔ（ｎ−１）を示す遅延データＤＬＴ（１）〜ＤＬＴ（ｎ−１）を出力する。遅延回路２４は、アナログ信号ＡＮＳの波形の２周期目〜ｎ周期目の立上がり部分に対応して、タイミング信号ＴＩＳを遅延時間Ｔ１〜Ｔ（ｎ−１）だけ遅延させた信号を遅延信号ＤＬＳとして出力する。

図６は、図５に示したアナログ信号ＡＮＳの波形の立上がり部分におけるテスト回路の動作を説明するためのタイムチャートであって、図３と対比される図である。図６のタイムチャートを参照して、図３のタイムチャートと異なる点は時間軸の目盛りである。

図５および図６に示した時刻ｔ２２において、アナログ信号ＡＮＳの波形の１周期目の立上がり部分に対応するＡＤ変換スタート信号ＡＤＳＳのパルスに応じて、ＡＤＣ４はデジタルデータＤＩＧＤ−１（“００００１”＝基準電位ＶＯＬ）を生成する。また、パターン発生部５は、期待値パターンデータＰＴＤ−１（“０００００”，“０００１０”）を生成する。解析部６は、デジタルデータＤＩＧＤ−１（“００００１”）が期待値パターンデータＰＴＤ−１（“０００００”，“０００１０”）によって定められる範囲内にあることに応じて、出力エラー信号ＥＲＲ２を非活性化レベルにする。

図５および図６に示した時刻ｔ２６において、アナログ信号ＡＮＳの波形の２周期目の立上がり部分に対応するＡＤ変換スタート信号ＡＤＳＳのパルスに応じて、ＡＤＣ４はデジタルデータＤＩＧＤ−２（“０００１０”）を生成する。また、パターン発生部５は、期待値パターンデータＰＴＤ−２（“００００１”，“０００１１”）を生成する。解析部６は、デジタルデータＤＩＧＤ−２（“０００１０”）が期待値パターンデータＰＴＤ−２（“００００１”，“０００１１”）によって定められる範囲内にあることに応じて、出力エラー信号ＥＲＲ２を非活性化レベルにする。

このように、ＡＤ変換スタート信号ＡＤＳＳに同期してデジタルデータＤＩＧＤ−１〜ＤＩＧＤ−７および期待値パターンデータＰＴＤ−１〜ＰＴＤ−７が生成される。また、解析部６は、各デジタルデータＤＩＧＤ−１〜ＤＩＧＤ−７がそれぞれ対応する期待値パターンデータＰＴＤ−１〜ＰＴＤ−７によって定められる範囲内にあるかどうかを判定し、判定結果に応じたエラー信号ＥＲＲ２を出力する。この解析部６は、ＡＤＣ４からのデジタルデータＤＩＧＤ−１〜ＤＩＧＤ−７をマージすることによって、実施の形態１と同様に、アナログ信号ＡＮＳの波形の立上がり部分の評価および解析を行なうことができる。

なお、ここでは、基準電位ＶＯＬ〜ＶＯＨの範囲内で電圧レンジが７つ（“００００１”〜“０１１１１”）に分割される場合について説明したが、任意の基準電位ＶＯＬ〜ＶＯＨの範囲内で任意の数に分割された電圧レンジでＡＤ変換を行なうことができる。

また、図示しないが、アナログ信号ＡＮＳの波形の立下がり部分においても立上がり部分と同様に動作し、同様の効果が得られる。

さらに、この実施の形態２では、タイミング発生器２からのタイミング信号ＴＩＳに基づいてＡＤ変換スタート信号ＡＤＳＳが生成されるため、ＡＤＣ４によるＡＤ変換タイミングに再現性がある。これにより、アナログ信号ＡＮＳのジッタを測定することができる。図７は、アナログ信号ＡＮＳのジッタ測定の概念を説明するためのタイムチャートである。図７を参照して、同一条件でＡＤ変換を再現したときに、アナログ信号ＡＮＳの波形の立上がり部分が実線波形から点線波形のようにずれた場合、解析部６によってそのジッタが解析される。

以上のように、この実施の形態２では、実施の形態１と同様に、簡易な構成で高性能かつ安価なテスト回路が実現できる。さらに、アナログ信号ＡＮＳのジッタを測定することができる。

実施の形態３．
図８は、この発明の実施の形態３によるテスト回路の概略構成を示すブロック図であって、図１と対比される図である。図８のテスト回路を参照して、図１のテスト回路と異なる点は、分割回路３１が追加され、ＡＤＣ４がＡＤＣ３２で置換され、解析部６がＤＳＰ（Digital Signal Processor）３３で置換され、パターン発生部５が記憶回路３４で置換されている点である。なお、図８において、図１と対応する部分においては同一符号を付し、その詳細説明を省略する。

図９は、図８に示した分割回路３１の動作を説明するためのタイムチャートである。図９を参照して、この分割回路３１は、比較判定部３からのＡＤ変換スタート信号ＡＤＳＳをそれぞれ位相の異なる複数のＡＤ変換スタート信号ＡＤＳＳ−１〜ＡＤＳＳ−ｎ（ただし、ｎは任意の自然数）に分割して出力する。

ＡＤ変換スタート信号ＡＤＳＳ−１は、アナログ信号ＡＮＳの波形の立上がり部分に対応するＡＤ変換スタート信号ＡＤＳＳの１個目のパルス、およびアナログ信号ＡＮＳの波形の立下がり部分に対応するＡＤ変換スタート信号ＡＤＳＳの１個目のパルスを有する。ＡＤ変換スタート信号ＡＤＳＳ−２は、アナログ信号ＡＮＳの波形の立上がり部分に対応するＡＤ変換スタート信号ＡＤＳＳの２個目のパルス、およびアナログ信号ＡＮＳの波形の立下がり部分に対応するＡＤ変換スタート信号ＡＤＳＳの２個目のパルスを有する。このように、ＡＤ変換スタート信号ＡＤＳＳ−ｎは、アナログ信号ＡＮＳの波形の立上がり部分に対応するＡＤ変換スタート信号ＡＤＳＳのｎ個目のパルス、およびアナログ信号ＡＮＳの波形の立下がり部分に対応するＡＤ変換スタート信号ＡＤＳＳのｎ個目のパルスを有する。

図８に戻って、ＡＤＣ３２は、ｎ個のＡＤ変換回路ＡＤＣ−１〜ＡＤＣ−ｎを含む。ＡＤ変換回路ＡＤＣ−１〜ＡＤＣ−ｎは、それぞれ分割回路３１からのＡＤ変換スタート信号ＡＤＳＳ−１〜ＡＤＳＳ−ｎ、および比較判定部３からの識別信号ＤＣＳに基づいて、アナログ信号ＡＮＳをＡＤ変換して複数のデジタルデータＤＩＧＤ−１〜ＤＩＧＤ−ｎを生成する。また、ＡＤ変換回路ＡＤＣ−１〜ＡＤＣ−ｎは、分割回路３１からのＡＤ変換スタート信号ＡＤＳＳ−１〜ＡＤＳＳ−ｎ、および比較判定部３からの識別信号ＤＣＳをＤＳＰ３３に伝達する。なお、これらのＡＤ変換回路ＡＤＣ−１〜ＡＤＣ−ｎには、図４のＡＤＣ４に比べて安価で低速のＡＤ変換回路を用いてもよい。

記憶回路３４には、それぞれ複数のデジタルデータＤＩＧＤ−１〜ＤＩＧＤ−ｎに対応する複数の期待値パターンデータＰＴＤ−１〜ＰＴＤ−ｎが予め記憶される。さらに、ＤＳＰ３３からのデジタルデータＤＩＧＤ−１〜ＤＩＧＤ−ｎを保持する機能を有し、ＤＳＰ３３に応答して記憶したデータを出力する。

ＤＳＰ３３は、ＡＤＣ３２からのＡＤ変換スタート信号ＡＤＳＳ−１〜ＡＤＳＳ−ｎおよび識別信号ＤＣＳに基づいて、比較判定動作を行なう。このＤＳＰ３３は、ＡＤＣ３２からのデジタルデータＤＩＧＤ−１〜ＤＩＧＤ−ｎを時系列に取込み、記憶回路３４に適宜書込む。ソフトウェア的な高速演算処理が可能なＤＳＰ３３は、記憶回路３４に記憶された期待値パターンデータＰＴＤ−１〜ＰＴＤ−ｎおよびデジタルデータＤＩＧＤ−１〜ＤＩＧＤ−ｎを適宜読出し、それぞれを比較する高速演算処理を行なう。このように、ＤＳＰ３３がデジタルデータＤＩＧＤ−１〜ＤＩＧＤ−ｎに対して時系列にデータ解析を行なうことによって、アナログ信号ＡＮＳの波形の傾斜部分の線形性の判定を行なうことができる。また、各周期の同一のタイミングポイントにおけるデータを蓄積して、任意のタイミングポイントにおけるジッタ量を算出することができる。このように、アナログ信号ＡＮＳに対して、パルスを繰返す周期性のみならず、パルス幅、前後のパルスに注目したときの立上がり（立下がり）間のタイミング、いくつか離れたパルスとの関係など、任意のタイミングにおけるデータを解析することができ、利便性が向上する。

以上のように、実施の形態３では、実施の形態１と同様に、簡易な構成で高性能かつ安価なテスト回路が実現できる。さらに、安価なＡＤ変換回路ＡＤＣ−１〜ＡＤＣ−ｎを用いることによって更なる低コスト化が図れる。

なお、図示しないが、比較判定部３に代わって、図４に示した比較判定部２１を用いてもよい。この場合も、同様の効果が得られる。

また、ＤＳＰ３３および記憶回路３４に代わって、図１に示した解析部６およびパターン発生部５を用いてもよい。この場合、安価なＡＤ変換回路ＡＤＣ−１〜ＡＤＣ−ｎを用いることによって低コスト化が図れる。

実施の形態３の変更例．
図１０は、この発明の実施の形態３の変更例によるテスト回路の概略構成を示すブロック図であって、図８と対比される図である。図１０のテスト回路を参照して、図８のテスト回路と異なる点は、分割回路３１が削除され、ＡＤＣ３２がＡＤＣ４１で置換されている点である。なお、図１０において、図８と対応する部分においては同一符号を付し、その詳細説明を省略する。

ＡＤＣ４１は、ｎ個のＡＤ変換回路ＡＤＣ−１〜ＡＤＣ−ｎおよびオフセット電源ＯＦＦＰ−１〜ＯＦＦＰ−ｎを含む。オフセット電源ＯＦＦＰ−１〜ＯＦＦＰ−ｎは、それぞれ対応するＡＤ変換回路ＡＤＣ−１〜ＡＤＣ−ｎに異なったオフセット電源電圧を与える。ＡＤ変換回路ＡＤＣ−１〜ＡＤＣ−ｎは、それぞれ対応するオフセット電源ＯＦＦＰ−１〜ＯＦＦＰ−ｎのオフセット電源電圧によって定められる電圧レンジでＡＤ変換を行なう。ＡＤ変換回路ＡＤＣ−１〜ＡＤＣ−ｎは、それぞれ比較判定部３からのＡＤ変換スタート信号ＡＤＳＳおよび識別信号ＤＣＳに基づいて、アナログ信号ＡＮＳをＡＤ変換して複数のデジタルデータＤＩＧＤ−１〜ＤＩＧＤ−ｎを生成する。また、ＡＤ変換回路ＡＤＣ−１〜ＡＤＣ−ｎは、比較判定部３からのＡＤ変換スタート信号ＡＤＳＳおよび立下がり識別信号ＤＣＳをＤＳＰ３３に伝達する。

図１１は、図１０に示したＡＤ変換回路ＡＤＣ−１〜ＡＤＣ−ｎおよびオフセット電源ＯＦＦＰ−１〜ＯＦＦＰ−ｎの動作を説明するためのタイムチャートである。図１０および図１１を参照して、ＡＤ変換回路ＡＤＣ−１は、オフセット電源ＯＦＦＰ−１からのオフセット電源電圧によって定められる電圧レンジ（ＶＯＬ〜ＶＯＰ１）において、アナログ信号ＡＮＳをＡＤ変換してデジタルデータＤＩＧＤ−１を生成する。ＡＤ変換回路ＡＤＣ−２は、オフセット電源ＯＦＦＰ−２からのオフセット電源電圧によって定められる電圧レンジ（ＶＯＰ１〜ＶＯＰ２）において、アナログ信号ＡＮＳをＡＤ変換してデジタルデータＤＩＧＤ−２を生成する。同様に、ＡＤ変換回路ＡＤＣ−ｎは、オフセット電源ＯＦＦＰ−ｎからのオフセット電源電圧によって定められる電圧レンジ（ＶＯＰ（ｎ−１）〜ＶＯＨ）において、アナログ信号ＡＮＳをＡＤ変換してデジタルデータＤＩＧＤ−ｎを生成する。このように、任意の基準電位ＶＯＬ〜ＶＯＨの範囲内において、電圧レンジが（ｎ−１）個に分割される。

したがって、この実施の形態３の変更例では、被測定デバイスの出力アナログ信号ＡＮＳの電圧振幅が大きい場合でも、オフセット電源を用いて電圧レンジを任意の数に分割することによって高精度な評価および解析を行なうことができる。

なお、図示しないが、比較判定部３に代わって、図４に示した比較判定部２１を用いてもよい。この場合も、同様の効果が得られる。

また、ＤＳＰ３３および記憶回路３４に代わって、図１に示した解析部６およびパターン発生部５を用いてもよい。この場合も、同様の効果が得られる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明の実施の形態１によるテスト回路の概略構成を示すブロック図である。 図１に示したテスト回路の動作を説明するためのタイムチャートである。 図２に示した時刻ｔ１から時刻ｔ２までの期間におけるテスト回路の動作を説明するためのタイムチャートである。 この発明の実施の形態２によるテスト回路の概略構成を示すブロック図である。 図４に示したテスト回路の動作を説明するためのタイムチャートである。 図５に示したアナログ信号ＡＮＳの波形の立上がり部分におけるテスト回路の動作を説明するためのタイムチャートである。 アナログ信号ＡＮＳのジッタ測定の概念を説明するためのタイムチャートである。 この発明の実施の形態３によるテスト回路の概略構成を示すブロック図である。 図８に示した分割回路の動作を説明するためのタイムチャートである。 この発明の実施の形態３の変更例によるテスト回路の概略構成を示すブロック図である。 図１０に示したＡＤ変換回路ＡＤＣ−１〜ＡＤＣ−ｎおよびオフセット電源ＯＦＦＰ−１〜ＯＦＦＰ−ｎの動作を説明するためのタイムチャートである。

符号の説明

１ ウィンドウコンパレータ、２ タイミング発生器、３，２１ 比較判定部、４，３２，４１ ＡＤＣ、５ パターン発生部、６ 解析部、７ 制御部、１１，１２ コンパレータ、１３ 判定回路、１４ 発振回路、１５ 論理回路、１６ アドレス発生部、１７ パターンメモリ、２２ カウンタ、２３ 記憶回路、２４ 遅延回路、３１ 分割回路、３３ ＤＳＰ、３４ 記憶回路、ＡＤＣ−１〜ＡＤＣ−ｎ ＡＤ変換回路、ＯＦＦＰ−１〜ＯＦＦＰ−ｎ オフセット電源。

Claims (9)

1. デバイスのアナログ信号の特性を評価するテスト回路であって、
   前記デバイスのアナログ信号の電位が予め定められた範囲内にある場合は第１の信号を出力し、前記デバイスのアナログ信号の電位が予め定められた範囲内にはない場合は第２の信号を出力するコンパレータ、
   パルス信号列であるタイミング信号を生成するタイミング発生器、
   前記タイミング信号に同期して動作し、前記コンパレータの出力信号と予め定められた期待値データとが一致するかどうかを判定する判定回路、
   クロック信号を生成するクロック発生回路、
   前記コンパレータの出力信号を受け、前記第１の信号に応答して前記クロック発生回路からのクロック信号を通過させて出力し、前記第２の信号に応答して前記クロック発生回路からのクロック信号を遮断する論理回路、
   前記論理回路の出力信号に同期して動作し、前記デバイスのアナログ信号をデジタルデータに変換して出力するアナログデジタル変換器、および
   前記アナログデジタル変換器からのデジタルデータを解析する解析部を備え、
   前記判定回路は、前記アナログ信号の波形の傾斜部分のタイミングが予め定められた範囲内にあるかどうかを判定するファンクションテストを行ない、
   前記解析部は、前記アナログ信号の波形の傾斜状態を評価する傾斜波形テストを行なう、テスト回路。
2. 前記解析部は、
   前記アナログデジタル変換器から前記解析部に出力されるデジタルデータに対応した期待値パターンデータを生成するパターン発生部、および
   前記デジタルデータが前記期待値パターンデータによって定められる範囲内にあるかどうかを判定する副解析部を含む、請求項１に記載のテスト回路。
3. 前記クロック発生回路は、所定周期のパルス信号列である前記クロック信号を生成する発振回路を含む、請求項１または請求項２に記載のテスト回路。
4. 前記クロック発生回路は、
   前記タイミング発生器からのタイミング信号のパルス数をカウントして出力するカウンタ、および
   前記カウンタによってカウントされたパルス数に応じて遅延時間を定め、定められた遅延時間だけ前記タイミング信号を遅延させた信号を前記クロック信号として出力する遅延回路を含む、請求項１または請求項２に記載のテスト回路。
5. 前記パターン発生部は、前記デジタルデータおよび前記期待値パターンデータを記憶する記憶回路を含み、
   前記副解析部は、前記記憶回路のデータの書込みおよび読出しを行なう演算処理部を含む、請求項２から請求項４までのいずれかに記載のテスト回路。
6. さらに、前記論理回路からのクロック信号をそれぞれ位相の異なる複数のクロック信号に分割して出力する分割回路を備え、
   前記アナログデジタル変換器は、それぞれ前記複数のクロック信号に対応して設けられ、それぞれ対応する前記複数のクロック信号に同期して動作し、前記デバイスのアナログ信号をデジタルデータに変換して出力する複数のアナログデジタル変換回路を含む、請求項１から請求項５までのいずれかに記載のテスト回路。
7. 前記アナログデジタル変換器は、
   それぞれ異なったオフセット電源電圧を有する複数のオフセット電源、および
   それぞれ前記複数のオフセット電源に対応して設けられ、それぞれ対応する前記複数のオフセット電源のオフセット電源電圧によって定められる電圧レンジにおいて、前記デバイスのアナログ信号をデジタルデータに変換して出力する複数のアナログデジタル変換回路を含む、請求項１から請求項５までのいずれかに記載のテスト回路。
8. 前記テスト回路は、前記デバイスのチップに内蔵される、請求項１から請求項７までのいずれかに記載のテスト回路。
9. 前記テスト回路は、前記デバイスの外部のテスタに設けられる、請求項１から請求項７までのいずれかに記載のテスト回路。

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