JP2008017004A

JP2008017004A - 半導体装置

Info

Publication number: JP2008017004A
Application number: JP2006184332A
Authority: JP
Inventors: Masaya Hirose; 雅也廣瀬; Kinya Oo; 欣也大尾; Tetsuya Osaka; 哲也大坂
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2006-07-04
Filing date: 2006-07-04
Publication date: 2008-01-24
Also published as: CN101102111B; US20080007439A1; CN101102111A; US7479908B2

Abstract

【課題】Ａ／Ｄ変換結果が外部に出力される際の電源電圧変動やノイズの影響を回避し、Ａ／Ｄ変換回路の適切で効率的な検査が行えるようにする。
【解決手段】半導体装置のテスト時に、Ａ／Ｄ変換結果を、非直線性誤差（ＩＮＬＥ）検査回路、および、微分非直線性誤差（ＤＮＬＥ）検査回路により、それぞれ別に演算または、演算の一部を半導体装置内で実施し、演算結果のみ半導体装置内の記憶回路に記憶し、別途記憶したデータを半導体検査装置へ、出力することで、検査装置等の大きな負荷を駆動することなどに起因する変換精度の低下を防止し、さらに、必要なデータに演算された結果のみを半導体装置から半導体検査装置へ出力できるため、半導体検査装置への読込み時間および、半導体検査装置での演算時間が少なく、検査時間の短縮すなわち検査費用の削減が容易に行うことができる。
【選択図】図１

Description

本発明は、Ａ／Ｄ変換回路を有する半導体装置に関し、特に、Ａ／Ｄ変換回路の変換結果を外部に出力させてＡ／Ｄ変換回路を検査することができる半導体装置に関するものである。

近年、例えばＡ／Ｄ変換回路や、その変換結果に基づく処理を行うディジタル回路などがワンチップ化された、いわゆるシステムオンチップと呼ばれる半導体装置が主流になってきている。また、上記のようなＡ／Ｄ変換回路を有する半導体装置には、Ａ／Ｄ変換回路を単体で検査できるようにするために、モード切り替え回路を内蔵し、Ａ／Ｄ変換結果をディジタルバッファを介して直接外部に出力させ得るようにしたものがある。

ところが、半導体装置の実際の使用時には高精度なＡ／Ｄ変換が行われる場合であっても、検査時に、ディジタルバッファが比較的大負荷の検査装置（例えばＬＳＩテスタ）を駆動することに起因する電源電圧変動やノイズの影響が大きくなると、Ａ／Ｄ変換精度が低下して適切な検査をできないことがある。

そこで、Ａ／Ｄ変換回路から出力される高周波数のデータを半導体装置（例えばＬＳＩ）内に一旦格納する記憶手段を設け、Ａ／Ｄ変換後に半導体装置外部にデータを読み出すことでノイズの影響を低減し、検査精度の向上を図る技術が提案されている（例えば、特許文献１参照。）。
特開２００１−１６６０１３号公報

しかしながら、近年のＡ／Ｄ変換回路の高ビット化（１２ビット〜１４ビット以上）により、Ａ／Ｄ変換回路検査時に必要なディジタル出力結果は膨大であり、上記従来のＡ／Ｄ変換回路から出力されるデータをそのまま半導体装置内に一旦格納する記憶手段を設けた場合、記憶手段からＡ／Ｄ変換結果の読込み時間および演算時間が長大化し、検査費用が増加するという問題点を有していた。

本発明は、かかる点に鑑みてなされたものであり、非直線性誤差（ＩＮＬＥ）を検査するための検査回路と、微分非直線性誤差（ＤＮＬＥ）を検査するための検査回路を、半導体装置内にそれぞれ別に内蔵し、非直線性誤差（ＩＮＬＥ）検査用と、微分非直線性誤差（ＤＮＬＥ）検査用に最適化された検査回路により、Ａ／Ｄ変換回路検査時に出力される膨大なディジタル出力結果を、必要なデータ成分のみ抽出することでサイズを縮小してから、半導体装置内の記憶手段に記憶することで、Ａ／Ｄ変換結果が出力される際の電源電圧変動やノイズの影響が回避され、Ａ／Ｄ変換回路の適切な検査を容易に行えるとともに、半導体装置外部から記憶手段のＡ／Ｄ変換結果の読み出しデータ量および、半導体装置外部での演算量が少なく、検査時間の短縮すなわち検査費用の削減が行え、さらに簡素な構成で実現できる。

本発明は、Ａ／Ｄ変換回路と、前記Ａ／Ｄ変換回路の変換結果に基づいた処理を行うディジタル処理回路とを有する半導体装置であって、非直線性誤差（ＩＮＬＥ）を検査するための検査回路と、微分非直線性誤差（ＤＮＬＥ）を検査するための検査回路を半導体装置内にそれぞれ別に搭載し、非直線性誤差（ＩＮＬＥ）を検査するための検査回路が動作した後、微分非直線性誤差（ＤＮＬＥ）を検査するための検査回路が動作するまたは、非直線性誤差（ＩＮＬＥ）を検査するための検査回路と、微分非直線性誤差（ＤＮＬＥ）を検査するための検査回路が、同時に動作することを特徴とする。

また、本発明は、Ａ／Ｄ変換回路と、前記Ａ／Ｄ変換回路の変換結果に基づいた処理を行うディジタル処理回路と、微分非直線性誤差（ＤＮＬＥ）を検査するための検査回路として、前記Ａ／Ｄ変換回路の一定時間内または、一定出力回数の変換結果をディジタル出力値毎に発生頻度として記憶する発生頻度カウンタ回路と、前記発生頻度カウンタ回路に記憶された発生頻度データを外部に出力する検査用出力端子とを有する半導体装置であって、前記Ａ／Ｄ変換回路の一定時間内または、一定出力回数の変換が完了した後に前記発生頻度カウンタ回路に記憶された発生頻度データを外部に出力することを特徴とする。

また、本発明は、Ａ／Ｄ変換回路と、前記Ａ／Ｄ変換回路の変換結果に基づいた処理を行うディジタル処理回路と、非直線性誤差（ＩＮＬＥ）を検査するための検査回路として、前記Ａ／Ｄ変換回路の変換結果を前記Ａ／Ｄ変換回路の一定時間内または、一定出力回数の変換結果を平均化する平均化回路または、加算する加算回路と、前記平均化回路または、前記加算回路の出力結果を記憶する記憶回路と、前記記憶回路に記憶されたデータを外部に出力する検査用出力端子とを有する半導体装置であって、前記Ａ／Ｄ変換回路の一定時間内または、一定出力回数の変換が完了した後に前記記憶回路に記憶されたデータを外部に出力することを特徴とする。

また、本発明は、Ａ／Ｄ変換回路と、前記Ａ／Ｄ変換回路の変換結果に基づいた処理を行うディジタル処理回路と、非直線性誤差（ＩＮＬＥ）を検査するための検査回路として、前記Ａ／Ｄ変換回路の変換結果を前記Ａ／Ｄ変換回路の一定時間内または、一定出力回数の変換結果を平均化する平均化回路または、加算する加算回路と、あらかじめ設定された理想値を、前記平均化回路の出力結果または、前記加算回路の出力結果から減算する理想値減算回路と、理想値減算回路の出力結果を記憶する記憶回路と、前記記憶回路に記憶されたデータを外部に出力する検査用出力端子とを有する半導体装置であって、前記Ａ／Ｄ変換回路の一定時間内または、一定出力回数の変換が完了した後に前記記憶回路に記憶されたデータを外部に出力することを特徴とする。

本発明によれば、Ａ／Ｄ変換結果が出力される際の電源電圧変動やノイズの影響を回避し、Ａ／Ｄ変換回路の適切な検査を容易に行うことができるとともに、Ａ／Ｄ変換回路の高ビット化により生じる、Ａ／Ｄ変換回路検査時に必要な膨大なディジタル出力結果を、半導体装置内で効率的に演算処理することで、半導体装置外部からＡ／Ｄ変換結果の読込みデータ量および、半導体装置外部での演算量が少なく、検査時間の短縮すなわち検査費用の削減が容易に行うことができる。

以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、以下の各実施形態において、他の実施形態と同様の機能を有する構成要素については同一の符号を付して説明を省略する。

《発明の実施形態１》
実施形態１の半導体装置には、図１に示すように、Ａ／Ｄ変換回路１１と、ディジタル処理回路１２と、非直線性誤差（ＩＮＬＥ）検査回路１３と、微分非直線性誤差（ＤＮＬＥ）検査回路１４と、バッファ１５が設けられている。Ａ／Ｄ変換回路１１は、半導体装置１６の内外から入力されるアナログ入力信号をディジタル信号に変換する。ディジタル処理回路１２は、Ａ／Ｄ変換回路１１による変換結果を用いて所定の処理を行う（同図の例ではＡ／Ｄ変換回路１１の１ビットの出力だけについて代表させて描いている）。また、非直線性誤差（ＩＮＬＥ）検査回路１３、および、微分非直線性誤差（ＤＮＬＥ）検査回路１４は、Ａ／Ｄ変換回路１１の変換結果が入力されて、非直線性誤差（ＩＮＬＥ）値、および、微分非直線性誤差（ＤＮＬＥ）値を算出するための演算を行い、半導体検査装置１７の結果判定部１８に演算結果を出力する。

上記のように構成された半導体装置１６では、通常の動作時には、ディジタル処理回路１２が有効になり、非直線性誤差（ＩＮＬＥ）検査回路１３、および、微分非直線性誤差（ＤＮＬＥ）検査回路１４は、無効となる。一方、半導体装置１６のテスト時には、例えば半導体装置１６の外部からアナログ入力信号として所定の電圧を与え、非直線性誤差（ＩＮＬＥ）検査回路１３、および、微分非直線性誤差（ＤＮＬＥ）検査回路１４が有効になり、ディジタル処理回路１２が無効になる。

ここで、実施形態１の半導体装置と従来例（特許文献１：特開２００１−１６６０１３号公報／請求項２）とを比較して説明する。

図２１の従来例では、検査装置等の比較的大きな負荷（例えば別の半導体装置１６の入力負荷容量に対して１０倍程度）がバッファ１５によって駆動され、通常の動作時に比べて、電源電圧変動や半導体装置１６内外の寄生容量を介したＡ／Ｄ変換回路１１へのノイズの重畳などが比較的大きくなることを、出力結果記憶回路４３に一旦データを保持し、読出しは別途行うことで、Ａ／Ｄ変換回路１１へのノイズの重畳などを回避する技術である。

しかし、Ａ／Ｄ変換回路１１のビット数（分解能）が高ビット（たとえば、１２〜１４ビット程度以上）になると、出力結果記憶回路４３に保持する変換結果が膨大となり、出力結果記憶回路４３の容量が巨大になり、半導体検査装置１７へのデータ読込み時間と、半導体検査装置１７内部の検査演算判定部４４での非直線性誤差（ＩＮＬＥ）と微分非直線性誤差（ＤＮＬＥ）の演算に長時間必要であるという欠点がある。

しかしこれは、非直線性誤差（ＩＮＬＥ）値演算のために必要となるデータと微分非直線性誤差（ＤＮＬＥ）値演算のために必要となるデータの全てを満たすための、Ａ／Ｄ変換回路１１の出力結果をそのまま半導体検査装置１７に読み込ませ、半導体検査装置１７で全ての演算を行うためである。

実施形態１の半導体装置１６では、非直線性誤差（ＩＮＬＥ）値演算のために必要となるデータは、アナログ入力値毎のＡ／Ｄ変換回路１１のディジタル出力結果のみであり、微分非直線性誤差（ＤＮＬＥ）値演算のために必要となるデータは、Ａ／Ｄ変換回路１１のディジタル出力コード毎の発生頻度（ヒストグラム）のみであることに着目し、Ａ／Ｄ変換結果を、非直線性誤差（ＩＮＬＥ）検査回路１３、および、微分非直線性誤差（ＤＮＬＥ）検査回路１４により、それぞれ別に演算する手法により、非直線性誤差（ＩＮＬＥ）検査回路１３、および、微分非直線性誤差（ＤＮＬＥ）検査回路１４が簡素な回路で実現でき、さらに演算結果のみ半導体検査装置１７に出力するため、半導体検査装置１７へのデータ読込み時間の短縮と、半導体検査装置１７内部での演算および判定時間の短縮が実現できる。

上記のように、Ａ／Ｄ変換結果を、非直線性誤差（ＩＮＬＥ）検査回路１３、および、微分非直線性誤差（ＤＮＬＥ）検査回路１４によりそれぞれ別に演算を行い、演算結果のみを検査装置１７へ出力することで、検査装置等の大きな負荷を駆動することなどに起因する変換精度の低下を容易に防止でき、さらにＡ／Ｄ変換回路１１の検査回路を簡素に構成することができる。

なお、短時間で検査を終了させるために、同一のアナログ入力信号を用いて、非直線性誤差（ＩＮＬＥ）検査回路１３、および、微分非直線性誤差（ＤＮＬＥ）検査回路１４を、同時に演算させてもよい。

また、検査精度向上のため、非直線性誤差（ＩＮＬＥ）検査と、微分非直線性誤差（ＤＮＬＥ）検査で、それぞれに最適化されたアナログ入力信号を用いて、非直線性誤差（ＩＮＬＥ）検査回路１３、および、微分非直線性誤差（ＤＮＬＥ）検査回路１４の動作期間を分けて演算させてもよい。

また、ディジタル出力信号の出力端子は、図１では専用の出力端子として描かれているが、端子数を低減させるため、ディジタル処理回路１２の出力とで兼用されるようにしてもよい。また、アナログ入力信号の入力端子も、他の信号の入出力端子と兼用されるようにしてもよい。

《発明の実施形態２》
実施形態２の半導体装置には、図２に示すように、Ａ／Ｄ変換回路１１と、ディジタル処理回路１２と、非直線性誤差（ＩＮＬＥ）検査前処理演算回路２１と、微分非直線性誤差（ＤＮＬＥ）検査前処理演算回路２２と、バッファ１５が設けられている。Ａ／Ｄ変換回路１１および、ディジタル処理回路１２は、実施形態１と同じである。

非直線性誤差（ＩＮＬＥ）検査前処理演算回路２１および、微分非直線性誤差（ＤＮＬＥ）検査前処理演算回路２２は、Ａ／Ｄ変換回路１１の変換結果が入力されて、非直線性誤差（ＩＮＬＥ）値、および、微分非直線性誤差（ＤＮＬＥ）値を算出するための一部の演算を行い、半導体検査装置１７の非直線性誤差（ＩＮＬＥ）検査後処理演算回路１９および、微分非直線性誤差（ＤＮＬＥ）検査後処理演算回路２０に演算結果を出力する。

上記のように構成された半導体装置１６では、通常の動作時には、ディジタル処理回路１２が有効になり、非直線性誤差（ＩＮＬＥ）検査前処理演算回路２１および微分非直線性誤差（ＤＮＬＥ）検査前処理演算回路２２は、無効となる。一方、半導体装置１６のテスト時には、例えば半導体装置１６の外部からアナログ入力信号として所定の電圧を与え、非直線性誤差（ＩＮＬＥ）検査前処理演算回路２１および微分非直線性誤差（ＤＮＬＥ）検査前処理演算回路２２が有効になり、ディジタル処理回路１２が無効になる。

実施形態１では、非直線性誤差（ＩＮＬＥ）値演算および微分非直線性誤差（ＤＮＬＥ）値演算のための検査回路１３，１４を全て搭載している構成であるが、実施形態２の半導体装置１６では、これらの演算の一部を行う回路を半導体装置１６内に持ち、残りの演算を行う回路は半導体検査装置１７に持つ構成である。

その理由の例として、一般的な半導体装置（ＬＳＩ）では、加算および減算は比較的小さい規模で回路を構成できるが、乗算および除算は回路規模が大きくなる傾向があるため、半導体装置１６内で実施する演算と半導体検査装置１７内で実施する演算を分離することで、回路規模と検査実施時間と検査精度を最適化することができる。

なお、短時間で検査を終了させるために、同一のアナログ入力信号を用いて、非直線性誤差（ＩＮＬＥ）検査前処理演算回路２１および微分非直線性誤差（ＤＮＬＥ）検査前処理演算回路２２を、同時に演算させてもよい。

また、検査精度向上のため、非直線性誤差（ＩＮＬＥ）検査と、微分非直線性誤差（ＤＮＬＥ）検査で、それぞれに最適化されたアナログ入力信号を用いて、非直線性誤差（ＩＮＬＥ）検査前処理演算回路２１および微分非直線性誤差（ＤＮＬＥ）検査前処理演算回路２２の動作期間を分けて演算させてもよい。

また、ディジタル出力信号の出力端子は、図２では専用の出力端子として描かれているが、端子数を低減させるため、ディジタル処理回路１２の出力とで兼用されるようにしてもよい。また、アナログ入力信号の入力端子も、他の信号の入出力端子と兼用されるようにしてもよい。

《発明の実施形態３》
実施形態３の半導体装置には、図３に示すように、Ａ／Ｄ変換回路１１と、ディジタル処理回路１２と、発生頻度カウンタ回路２５と、セレクタ２７と、バッファ１５が設けられている。Ａ／Ｄ変換回路１１および、ディジタル処理回路１２は、実施形態１と同じである。さらに、発生頻度カウンタ回路２５は、発生頻度振分け回路２３と、記憶回路２４と、読出回路２６で構成されている。

Ａ／Ｄ変換回路１１の変換結果は、発生頻度カウンタ回路２５にＡ／Ｄ変換の出力コード毎の発生頻度（ヒストグラム）として記憶され、あらかじめ定められたＡ／Ｄ変換回路１１の検査工程（たとえば、１２ｂｉｔのＡ／Ｄ変換回路の場合で、アナログ入力信号が三角波であり、１回あたりのアナログ信号入力で時間的に等間隔に２万個のデータを取り込み、それを１０回繰り返す。）が完了した後、発生頻度カウンタ回路２５から、ディジタル出力信号で発生頻度結果を、セレクタ２７と、バッファ１５を介して半導体装置の外部に出力される。

上記のように構成された半導体装置では、通常の動作時には、セレクタ２７は選択信号に応じてディジタル処理回路１２の出力を選択する。そこで、ディジタル処理回路１２による所定の処理結果が半導体装置の外部に出力される。

一方、半導体装置のテスト時には、例えば半導体装置の外部からアナログ入力信号として所定の電圧を与えると伴に、テストモード選択信号によってセレクタ２７に、発生頻度カウンタ回路２５の出力を選択させる。そこで、発生頻度カウンタ回路２５に保持されたＡ／Ｄ変換の出力コード毎の発生頻度（ヒストグラム）を図示しない検査装置によって変換結果の確認をすることなどができる。

上記発生頻度カウンタ回路２５の動作は、詳しくは次のように行われる。

Ａ／Ｄ変換回路１１の１回の変換結果は、発生頻度カウンタ回路２５内の、発生頻度振分け回路２３で、各出力コード毎の頻度を記憶回路２４の前記出力コードに対応したアドレスに１加算する。この動作を、あらかじめ定められた回数、または、あらかじめ定められた時間内で繰返す。上記動作が完了した後、読出し制御信号により、記憶回路２４内のデータを、読出回路２６および、セレクタ２７と、バッファ１５を介して、半導体装置の外部に出力する。また、発生頻度振り分け回路２３および、記憶回路２４は、Ａ／Ｄ変換回路１１の動作サイクルであるクロック信号に同期して動作する。また、発生頻度振り分け回路２３および、記憶回路２４は、カウンタ制御信号で動作開始と終了が制御される。

ここで、実施形態３の半導体装置と従来例（図２２）とを比較して説明する。

図２２に示す従来例では、Ａ／Ｄ変換回路１１と、ディジタル処理回路１２と、セレクタ２７と、バッファ１５が設けられている。図２２の半導体装置のテスト時には、例えば半導体装置の外部からアナログ入力信号として所定の電圧を与えると伴に、テストモード選択信号によってセレクタ２７に、Ａ／Ｄ変換回路１１の出力を選択させる。この場合、クロック信号に同期してＡ／Ｄ変換のサイクル毎に変換結果がセレクタ２７と、バッファ１５を介して、半導体装置の外部に出力され、図示しない検査装置によって変換結果の確認をすることなどができるが、検査装置等の比較的大きな負荷（例えば別の半導体装置１６の入力負荷容量に対して１０倍程度）が、バッファ１５によって駆動され、通常の動作時に比べて、電源電圧変動や半導体装置１６内外の寄生容量を介したＡ／Ｄ変換回路１１へのノイズの重畳などが比較的大きくなる。

これに対して、図３に示す、実施形態３の半導体装置では、Ａ／Ｄ変換回路１１の出力結果を、記憶回路２４に一旦データを保持し、読出しは、あらかじめ定められたＡ／Ｄ変換回路１１の検査工程が完了した後に行われるため、Ａ／Ｄ変換回路１１へのノイズの重畳などを回避することが可能である。

しかし、Ａ／Ｄ変換回路１１のビット数（分解能）が高ビット（たとえば、１２〜１４ビット程度以上）になると、記憶回路２４に保持する変換結果が膨大となり、記憶回路２４の容量が巨大になり、図示しない検査装置へのデータ読込み時間と、前記検査装置での演算に長時間必要であるという欠点がある。

これは、非直線性誤差（ＩＮＬＥ）値演算のために必要となるデータと微分非直線性誤差（ＤＮＬＥ）値演算のために必要となるデータの全てを満たすための、Ａ／Ｄ変換回路１１の出力結果をそのまま、半導体検査装置に読み込ませ、半導体検査装置で全ての演算を行うためである。

ここで、微分非直線性誤差（ＤＮＬＥ）にのみ着目すると、必要となるデータは、Ａ／Ｄ変換回路のディジタル出力コード毎の発生頻度（ヒストグラム）のみであり、必要データ数は、ディジタル出力数で、
２＾ビット数（分解能）×最大発生頻度
となる。

具体的に、１４ビットＡ／Ｄ変換回路の検査を例として説明する。Ａ／Ｄ変換回路のディジタル出力の１コード当たり、平均１２８個データを取り込む場合を説明する。

従来例では、
２＾１４×１２８×１４＝２９３６０１２８ｂｉｔ（＝約２９Ｍｂｉｔ）
の記憶容量が必要だが、発生頻度カウンタ回路２５を用いて微分非直線性誤差（ＤＮＬＥ）に必要となるデータのみとした場合、
２＾１４×１０＝１６３８４０Ｂｉｔ（＝約０．２Ｍｂｉｔ、最大発生頻度を１０２３回以下と仮定）
であり、従来例に比べ、必要な記憶容量は、０．６％以下にすることが可能である。

上記のように、Ａ／Ｄ変換結果を、発生頻度カウンタ回路２５により演算を行い、必要な結果のみ記憶し、半導体装置外部に出力することで、検査装置等の大きな負荷を駆動することなどに起因する変換精度の低下を回避しつつ、Ａ／Ｄ変換結果のデータ量が大幅に削減されているため、半導体検査装置へのＡ／Ｄ変換結果の読み込時間、および、半導体検査装置での演算時間も、大幅に短縮することができる。

なお、図４に示すように、クロック信号を、半導体装置内の発振器２８からの信号を用いてもよい。外部からのクロック信号を供給する場合よりも、高速な信号を用いることが可能である利点があり、Ａ／Ｄ変換回路１１と、発生頻度カウンタ回路２５とは同期して動作し、半導体装置外部へ結果を出力する場合は、読出し信号（たとえば、クロック信号より遅いサイクル）で、図示しない検査装置へ読込みを行えはよい。

なお、図５に示すように、クロック信号を、半導体装置内のＰＬＬ回路２９からの信号を用いてもよい。外部からのクロック信号を逓倍した高速な信号を用いることが可能である利点があり、Ａ／Ｄ変換回路１１と、発生頻度カウンタ回路２５とは同期して動作し、半導体装置外部へ結果を出力する場合は、読出し信号（たとえば、クロック信号を逓倍したサイクルより遅いサイクル）で、図示しない検査装置へ読込みを行えはよい。

なお、図６に示すように、Ａ／Ｄ変換回路１１は、クロック信号で動作させ、発生頻度カウンタ回路２５は、クロック信号の整数倍の信号で動作させてもよい。発生頻度カウンタ回路２５の動作スピードが低く抑えられることにより、発生頻度カウンタ回路２５の回路構成を簡素にできる利点がある。具体的な回路例としては、クロック信号を分周回路３０で分周し、発生頻度カウンタ回路２５に入力する構造としてもよい。

なお、図７に示すように、Ａ／Ｄ変換回路１１は、クロック信号で動作させ、発生頻度カウンタ回路２５は、クロック信号から位相調整させた信号で動作させてもよい。発生頻度カウンタ回路２５で発生するノイズが、Ａ／Ｄ変換回路１１に影響する場合があるため、ノイズ発生タイミングと、Ａ／Ｄ変換回路１１でのＡ／Ｄ変換タイミングをずらすことができる利点がある。具体的な回路例としては、クロック信号を位相調整回路３１で位相調整し、発生頻度カウンタ回路２５に入力する構造としてもよい。なお、前記位相調整回路３１での位相調整幅を、半導体装置内外から任意に制御可能とする構造としてもよい。Ａ／Ｄ変換精度の実測評価結果から位相調整幅を決定できる利点がある。

なお、図８に示すように、カウンタ制御信号を、半導体装置内のカウンタ制御信号生成回路３２から生成してもよい。アナログ入力信号が、サイン波や、三角波などで、複数回繰返し入力し、その間、Ａ／Ｄ変換結果を一定間隔で、発生頻度カウンタ回路２５により演算と発生頻度の記憶を続ける場合、アナログ入力信号の一定サイクル分の検査を行うことが容易にできる。さらに、アナログ入力信号の整数倍毎で検査期間が自動で設定可能となるため、結果の発生頻度のばらつきが小さく抑えられる利点がある。

なお、図３〜図８では、Ａ／Ｄ変換結果の出力と、ディジタル処理回路１２の出力とで兼用されるようにすれば、端子数を低減することができるが、これに限るものではなく、専用の出力端子を設けるようにしてもよい。また、アナログ入力信号の入力端子も、他の信号の入出力端子と兼用されるようにしてもよい。

《発明の実施形態４》
実施形態４の半導体装置には、図９に示すように、Ａ／Ｄ変換回路１１と、ディジタル処理回路１２と、平均化回路３３と、出力コード記憶回路３４と、セレクタ２７と、バッファ１５が設けられている。

Ａ／Ｄ変換回路１１およびディジタル処理回路１２は実施形態１と同じである。さらに、出力コード記憶回路３４は、記憶回路２４と、読出回路２６で構成されている。Ａ／Ｄ変換回路１１の変換結果は、平均化回路３３に入力され、Ａ／Ｄ変換回路１１の一定時間内または、一定出力回数の変換後に、出力コード記憶回路３４に、順番に記憶される。あらかじめ定められたＡ／Ｄ変換回路１１の検査工程が完了した後、出力コード記憶回路３４から、Ａ／Ｄ変換結果を、セレクタ２７と、バッファ１５を介して半導体装置の外部に出力する。

上記のように構成された半導体装置では、通常の動作時には、セレクタ２７はテストモード選択信号に応じてディジタル処理回路１２の出力を選択する。そこで、ディジタル処理回路１２による所定の処理結果が半導体装置の外部に出力される。

一方、半導体装置のテスト時には、例えば半導体装置の外部からアナログ入力信号として所定の電圧を与えると伴に、テストモード選択信号によってセレクタ２７に、出力コード記憶回路３４の出力を選択させる。そこで、出力コード記憶回路３４に保持されたＡ／Ｄ変換の結果を図示しない検査装置によって変換結果の確認をすることなどができる。

上記Ａ／Ｄ変換動作を、あらかじめ定められた回数、または、あらかじめ定められた時間内で繰返す。

上記動作が完了した後、読出し制御信号により、記憶回路２４内のデータを、読出回路２６および、セレクタ２７と、バッファ１５を介して、半導体装置の外部に出力する。また、出力コード記憶回路３４を構成する記憶回路２４は、Ａ／Ｄ変換回路１１の動作サイクルであるクロック信号に同期して動作する。また、出力コード記憶回路３４を構成する記憶回路２４は、演算制御信号で動作開始と終了が制御される。

ここで、実施形態４の半導体装置と従来例（図２２）とを比較して説明する。図２２の従来例は、実施形態３で説明したものと同じである。

図２２の従来例に対して、図９に示す実施形態４の半導体装置では、Ａ／Ｄ変換回路１１の出力結果を、記憶回路２４に一旦データを保持し、読出しは、あらかじめ定められたＡ／Ｄ変換回路１１の検査工程が完了した後に行われるため、検査装置等の比較的大きな負荷が、バッファ１５によって駆動され、通常の動作時に比べて、電源電圧変動や半導体装置１６内外の寄生容量を介したＡ／Ｄ変換回路１１へのノイズの重畳などを回避することが可能である。

しかし、Ａ／Ｄ変換回路１１のビット数（分解能）が高ビット（たとえば、１２〜１４ビット程度以上）になると、記憶回路２４に保持する変換結果が膨大となり、記憶回路２４の容量が巨大になり、図示しない検査装置へのデータ読込み時間と、前記検査装置での演算に長時間必要であるという欠点がある。これは、非直線性誤差（ＩＮＬＥ）値演算のために必要となるデータと、微分非直線性誤差（ＤＮＬＥ）値演算のために必要となるデータの全てを満たすための、Ａ／Ｄ変換回路１１の出力結果をそのまま、半導体検査装置に読み込ませ、半導体検査装置で全ての演算を行うためである。

ここで、非直線性誤差（ＩＮＬＥ）に必要となるデータは、アナログ入力値毎のＡ／Ｄ変換回路のディジタル出力結果のみであり、ノイズ成分が除去されていれば、必要データ数は、ディジタル出力数で、
２＾ビット数（分解能）×ビット数×４
程度でも十分である。

具体的に、１４ビットＡ／Ｄ変換回路の検査例として説明する。

Ａ／Ｄ変換回路のディジタル出力の１コード当たり、１２８回平均化してノイズ除去する場合を説明する。従来例では、
２＾１４×１２８×１４＝２９３６０１２８ｂｉｔ（＝約２９Ｍｂｉｔ）
の記憶容量が必要だが、演算回路（図９の例では平均化回路３３）を用いてノイズ成分を除去し、非直線性誤差（ＩＮＬＥ）に必要となるデータのみにした場合、
２＾１４×４×１４＝９１７４８ｂｉｔ（＝約０．９２Ｍｂｉｔ）
であり、従来例に比べ、必要な記憶容量は、３％程度に削減することが可能である。

上記のように、Ａ／Ｄ変換結果を、演算回路（図９の例では平均化回路３３）を用いてノイズ成分を除去し、非直線性誤差（ＩＮＬＥ）に必要な結果のみ記憶し、半導体装置外部に出力することで、検査装置等の大きな負荷を駆動することなどに起因する変換精度の低下を回避しつつ、Ａ／Ｄ変換結果のデータ量が大幅に削減されているため、半導体検査装置へのＡ／Ｄ変換結果の読み込時間、および、半導体検査装置での演算時間も、大幅に短縮することができる。

なお、図１０に示すように、クロック信号を、半導体装置内の発振器２８からの信号を用いてもよい。外部からのクロック信号を供給する場合よりも、高速な信号を用いることが可能である利点があり、Ａ／Ｄ変換回路１１と、平均化回路３３と、出力コード記憶回路３４を構成する記憶回路２４とは同期して動作し、半導体装置外部へ結果を出力する場合は、出力コード記憶回路３４を構成する読出し回路２６が、読出し信号（たとえば、クロック信号より遅いサイクル）で動作し、図示しない検査装置へ読込みを行えはよい。

なお、図１１に示すように、クロック信号を、半導体装置内のＰＬＬ回路２９からの信号を用いてもよい。外部からのクロック信号を逓倍した高速な信号を用いることが可能である利点があり、Ａ／Ｄ変換回路１１と、平均化回路３３と、出力コード記憶回路３４を構成する記憶回路２４とは同期して動作し、半導体装置外部へ結果を出力する場合は、出力コード記憶回路３４を構成する読出し回路２６が、読出し信号（たとえば、クロック信号より遅いサイクル）で動作し、図示しない検査装置へ読込みを行えはよい。

なお、図１２に示すように、Ａ／Ｄ変換回路１１は、クロック信号で動作させ、平均化回路３３と、出力コード記憶回路３４を構成する記憶回路２４は、クロック信号の整数倍の信号で動作させてもよい。平均化回路３３と、出力コード記憶回路３４を構成する記憶回路２４の動作スピードが低く抑えられることにより、出力コード記憶回路３４の回路構成を簡素にできる利点がある。具体的な回路例としては、クロック信号を分周回路３０で分周し、平均化回路３３と、出力コード記憶回路３４を構成する記憶回路２４に入力する構造としてもよい。

なお、図１３に示すように、Ａ／Ｄ変換回路１１は、クロック信号で動作させ、平均化回路３３と、出力コード記憶回路３４を構成する記憶回路２４は、クロック信号から位相調整させた信号で動作させてもよい。平均化回路３３と、出力コード記憶回路３４で発生するノイズが、Ａ／Ｄ変換回路１１に影響する場合があるため、ノイズ発生タイミングと、Ａ／Ｄ変換回路１１でのＡ／Ｄ変換タイミングをずらすことができる利点がある。具体的な回路例としては、クロック信号を位相調整回路３１で位相調整し、平均化回路３３と、出力コード記憶回路３４に入力する構造としてもよい。なお、前記位相調整回路３１での位相調整幅を、半導体装置内外から任意に制御可能とする構造としてもよい。Ａ／Ｄ変換精度の最終結果から位相調整幅を決定できる利点がある。

なお、図１４に示すように、平均化回路制御信号と演算制御信号を、半導体装置内の制御信号生成回路３５から生成してもよい。アナログ入力信号が、サイン波や、三角波などで、複数回繰返し入力し、その間、Ａ／Ｄ変換結果を一定間隔で、平均化回路３３と、出力コード記憶回路３４により演算と結果の記憶を続ける場合、アナログ入力信号の一定サイクル分の検査を行うことが容易にできる。

なお、図９〜図１４では、Ａ／Ｄ変換結果の出力と、ディジタル処理回路１２の出力とで兼用されるようにすれば、端子数を低減することができるが、これに限るものではなく、専用の出力端子を設けるようにしてもよい。また、アナログ入力信号の入力端子も、他の信号の入出力端子と兼用されるようにしてもよい。

なお、図１５に示すように、ノイズ成分の除去を目的とする平均化回路３３の代わりに、加算回路３６を用いて、Ａ／Ｄ変換回路よりもビット数の多い出力を得てもよい。記憶するデータ量は増加するが、データの有効桁数が増えるため、精度が向上する利点がある。

なお、図１６に示すように、出力コード記憶回路３４の代わりに、演算記憶回路３８を用いてもよい。演算記憶回路３８は、理想値減算回路３７と、記憶回路２４と、読出回路２６で構成されている。演算記憶回路３８の動作を説明する。

平均化回路３３から出力される結果の理想値があらかじめ分かっている場合、その理想値を内蔵した理想値減算回路３７内の記憶装置または、演算回路にて生成し、実際の出力結果から減算することで、得られる結果は、理想値との差分のみであり、記憶するデータ量を大幅に減少させることができる利点がある。

図１７には、Ａ／Ｄ変換回路１１の出力コード値そのままの場合と、理想値との差分の場合の違いを説明するため、アナログ信号入力とＡ／Ｄ変換回路１１の出力コード値の例を示す。図１７では、理想値と誤差を含んだ出力結果の一部を拡大して表している。出力コード値をそのまま記憶回路２４に記憶する場合だと、記憶データ量は、Ａ／Ｄ変換回路１１の出力コード値のビット数そのままであるが、図１６の半導体装置においては記憶回路２４に記憶するデータは理想値との差分（変換誤差分）のみであり、記憶データ量は数ビット（例えば、２ビット〜５ビット）程度で十分である。

《発明の実施形態５》
実施形態５の半導体装置には、図１８に示すように、Ａ／Ｄ変換回路１１と、ディジタル処理回路１２と、発生頻度判定回路３９と、セレクタ２７と、バッファ１５が設けられている。Ａ／Ｄ変換回路１１および、ディジタル処理回路１２は、実施形態１と同じである。さらに、発生頻度判定回路３９は、発生頻度振分け回路２３と、記憶回路２４と、頻度判定回路４０で構成されている。

Ａ／Ｄ変換回路１１の変換結果は、発生頻度判定回路３９にＡ／Ｄ変換の出力コード毎の発生頻度（ヒストグラム）として記憶され、あらかじめ定められたＡ／Ｄ変換回路１１の検査工程（たとえば、１２ｂｉｔのＡ／Ｄ変換回路の場合で、アナログ入力信号が三角波であり、１回あたりのアナログ信号入力で時間的に等間隔に２万個のデータを取り込み、それを１０回繰り返す。）が完了した後、発生頻度判定回路３９から、ディジタル出力信号で発生頻度結果を、セレクタ２７と、バッファ１５を介して半導体装置の外部に出力される。

一方、半導体装置のテスト時には、例えば半導体装置の外部からアナログ入力信号として所定の電圧を与えると伴に、テストモード選択信号によってセレクタ２７に、発生頻度判定回路３９の出力を選択させる。そこで、発生頻度判定回路３９に保持されたＡ／Ｄ変換の判定結果を図示しない検査装置によって確認をすることなどができる。

上記発生頻度判定回路３９の動作は、詳しくは次のように行われる。

Ａ／Ｄ変換回路１１の１回の変換結果は、発生頻度判定回路３９内の、発生頻度振分け回路２３で、各出力コード毎の頻度を記憶回路２４の前記出力コードに対応したアドレスに１加算する。この動作を、あらかじめ定められた回数、または、あらかじめ定められた時間内で繰返す。上記動作が完了した後、読出判定制御信号により、記憶回路２４内のデータを、頻度判定回路４０で読出して、その値があらかじめ設定された範囲内の発生頻度であるかを判定し、その結果を、セレクタ２７と、バッファ１５を介して、半導体装置の外部に出力する。

また、発生頻度振り分け回路２３および、記憶回路２４は、Ａ／Ｄ変換回路１１の動作サイクルであるクロック信号に同期して動作する。

また、発生頻度振り分け回路２３および、記憶回路２４は、読出判定制御信号で動作開始と終了が制御される。

図１９は、Ａ／Ｄ変換結果の出力コード値と、発生頻度の例を表したグラフである。図１９にある、全ての出力コードにおける発生頻度が、良品の範囲にあれば、良品判定の信号を出力し、１つの出力コードでも発生頻度が不良品の範囲にあれば、不良品判定の信号を出力する。

これらの構成により、半導体装置から半導体検査装置へのデータ出力量が大幅に削減され、検査時間短縮に有利である。

なお、実施形態３と同様に、クロック信号を、半導体装置内の発振器からの信号を用いてもよい。

なお、実施形態３と同様に、クロック信号を、半導体装置内のＰＬＬ回路からの信号を用いてもよい。

なお、実施形態３と同様に、Ａ／Ｄ変換回路１１は、クロック信号で動作させ、発生頻度判定回路３９は、クロック信号の整数倍の信号で動作させてもよい。具体的な回路例としては、クロック信号を分周回路で分周し、発生頻度判定回路３９に入力する構造としてもよい。

なお、実施形態３と同様に、Ａ／Ｄ変換回路１１は、クロック信号で動作させ、発生頻度判定回路３９は、クロック信号から位相調整させた信号で動作させてもよい。具体的な回路例としては、クロック信号を位相調整回路で位相調整し、発生頻度判定回路３９に入力する構造としてもよい。

なお、実施形態３と同様に、前記位相調整回路での位相調整幅を、半導体装置内外から任意に制御可能とする構造としてもよい。

なお、実施形態３と同様に、カウンタ制御信号を、アナログ入力信号からの信号で半導体装置内のカウンタ制御信号生成回路から生成してもよい。

なお、Ａ／Ｄ変換結果の出力と、ディジタル処理回路１２の出力とで兼用されるようにすれば、端子数を低減することができるが、これに限るものではなく、専用の出力端子を設けるようにしてもよい。また、アナログ入力信号の入力端子も、他の信号の入出力端子と兼用されるようにしてもよい。

《発明の実施形態６》
実施形態６の半導体装置には、図２０に示すように、Ａ／Ｄ変換回路１１と、ディジタル処理回路１２と、平均化回路３３と、演算判定回路４２と、セレクタ２７と、バッファ１５が設けられている。Ａ／Ｄ変換回路１１および、ディジタル処理回路１２は、実施形態１と同じである。さらに、演算判定回路４２は、理想値減算回路３７と、記憶回路２４と、差分判定回路４１で構成されている。

演算判定回路４２の動作を説明する。

Ａ／Ｄ変換回路１１の変換結果は、平均化回路３３に入力され、平均化回路３３の出力は理想値減算回路３７に入力され理想値からの差分が演算され、記憶回路２４に記憶される。前記の動作が、Ａ／Ｄ変換回路１１の一定時間内または、一定出力回数の変換毎に実施される。

理想値減算回路３７により得られる、理想値と実際のＡ／Ｄ変換結果の差分は、Ａ／Ｄ変換回路の非直線性誤差（ＩＮＬＥ）を表しており、非直線性誤差（ＩＮＬＥ）の検査は、理想値と実際のＡ／Ｄ変換結果の差分が、あらかじめ設定された差分以内に収まっているかを判定すればよい。

あらかじめ定められたＡ／Ｄ変換回路１１の検査工程が完了した後、差分判定回路４１により、理想値と実際のＡ／Ｄ変換結果の差分全てが、あらかじめ設定された差分以内に収まっていれば良品であり、１つのデータ以上で、あらかじめ設定された差分以内に収まっていなければ不良品であると判定する。

前記判定処理が完了してから、判定結果のみを、セレクタ２７と、バッファ１５を介して半導体装置の外部に出力される。

また、平均化回路３３および、演算判定回路４２を構成する、理想値減算回路３７、記憶回路２４は、Ａ／Ｄ変換回路１１の動作サイクルであるクロック信号に同期して動作する。また、演算判定回路４２を構成する、差分判定回路４１は、読出判定制御信号で動作開始と終了が制御される。

これらの構成により、Ａ／Ｄ変換結果の各コード毎の詳細な値は得られないが、半導体装置から半導体検査装置へのデータ出力量が大幅に削減され、検査時間短縮に有利である。

なお、実施形態４と同様に、クロック信号を、半導体装置内の発振器からの信号を用いてもよい。

なお、実施形態４と同様に、クロック信号を、半導体装置内のＰＬＬ回路からの信号を用いてもよい。

なお、実施形態４と同様に、Ａ／Ｄ変換回路１１は、クロック信号で動作させ、演算判定回路４２は、クロック信号の整数倍の信号で動作させてもよい。具体的な回路例としては、クロック信号を分周回路で分周し、演算判定回路４２に入力する構造としてもよい。

なお、実施形態４と同様に、Ａ／Ｄ変換回路１１は、クロック信号で動作させ、演算判定回路４２は、クロック信号から位相調整させた信号で動作させてもよい。具体的な回路例としては、クロック信号を位相調整回路で位相調整し、演算判定回路４２に入力する構造としてもよい。

なお、実施形態４と同様に、前記位相調整回路での位相調整幅を、半導体装置内外から任意に制御可能とする構造としてもよい。

なお、実施形態４と同様に、演算制御信号を、アナログ入力信号からの信号で半導体装置内のカウンタ制御信号生成回路から生成してもよい。

なお、演算判定回路４２内の理想値減算回路３７の演算結果を記憶回路２４に一旦記憶するのではなく、直接、差分判定回路４１に入力し、判定してもよい。半導体装置に内蔵する記憶装置が削減できる利点がある。

本発明にかかる半導体装置は、Ａ／Ｄ変換結果が出力される際の電源電圧変動やノイズの影響を回避し、Ａ／Ｄ変換回路の適切な検査を容易に行うことができるとともに、Ａ／Ｄ変換回路の高ビット化により生じる、Ａ／Ｄ変換回路検査時に必要な膨大なディジタル出力結果を、半導体装置内で効率的に演算処理することで、半導体装置外部からＡ／Ｄ変換結果の読込みデータ量および、半導体装置外部での演算量が少なく、検査時間の短縮すなわち検査費用の削減が容易に行うことができる半導体装置等として有用である。

実施形態１の半導体装置の構成を示すブロック図である。実施形態２の半導体装置の構成を示すブロック図である。実施形態３の半導体装置の要部の構成を示すブロック図である。実施形態３の半導体装置の内蔵発振器を用いた場合の構成を示すブロック図である。実施形態３の半導体装置の内蔵ＰＬＬ回路を用いた場合の構成を示すブロック図である。実施形態３の半導体装置の分周回路を用いた場合の構成を示すブロック図である。実施形態３の半導体装置の位相調整回路を用いた場合の構成を示すブロック図である。実施形態３の半導体装置のカウンタ制御信号生成回路を用いた場合の構成を示すブロック図である。実施形態４の半導体装置の要部の構成を示すブロック図である。実施形態４の半導体装置の内蔵発振器を用いた場合の構成を示すブロック図である。実施形態４の半導体装置の内蔵ＰＬＬ回路を用いた場合の構成を示すブロック図である。実施形態４の半導体装置の分周回路を用いた場合の構成を示すブロック図である。実施形態４の半導体装置の位相調整回路を用いた場合の構成を示すブロック図である。実施形態４の半導体装置の制御信号生成回路を用いた場合の構成を示すブロック図である。実施形態４の半導体装置の平均化回路の代わりに加算回路を用いた場合の構成を示すブロック図である。実施形態４の半導体装置の出力コード記憶回路の代わりに演算記憶回路を用いた場合の構成を示すブロック図である。実施形態４の半導体装置の理想値と誤差を含んだＡ／Ｄ変換器の出力値差分例の説明図である。実施形態５の半導体装置の要部の構成を示すブロック図である。実施形態５の半導体装置のＡ／Ｄ変換器の出力結果からの発生頻度例と良品範囲の説明図である。実施形態６の半導体装置の要部の構成を示すブロック図である。従来の半導体装置の構成を示すブロック図である。従来の半導体装置の構成を示すブロック図である。

符号の説明

１１Ａ／Ｄ変換回路
１２ロジック回路（ディジタル処理回路）
１３非直線性誤差（ＩＮＬＥ）検査回路
１４微分非直線性誤差（ＤＮＬＥ）検査回路
１５バッファ
１６半導体装置
１７半導体検査装置
１８半導体検査装置の結果判定部
１９半導体検査装置の非直線性誤差（ＩＮＬＥ）検査後処置演算部
２０半導体検査装置の微分非直線性誤差（ＤＮＬＥ）検査後処置演算部
２１非直線性誤差（ＩＮＬＥ）検査前処理演算回路
２２微分非直線性誤差（ＤＮＬＥ）検査前処理演算回路
２３発生頻度振分け回路
２４記憶回路
２５発生頻度カウンタ回路
２６読出回路
２７セレクタ
２８発振器
２９ＰＬＬ回路
３０分周回路
３１位相調整回路
３２カウンタ制御信号生成回路
３３平均化回路
３４出力コード記憶回路
３５制御信号生成回路
３６加算回路
３７理想値減算回路
３８演算記憶回路
３９発生頻度判定回路
４０頻度判定回路
４１差分判定回路
４２演算判定回路
４３出力結果記憶回路
４４半導体検査装置の非直線性誤差（ＩＮＬＥ）と微分非直線性誤差（ＤＮＬＥ）の検査演算判定部

Claims

Ａ／Ｄ変換回路と、前記Ａ／Ｄ変換回路の変換結果に基づいた処理を行うディジタル処理回路とを有する半導体装置であって、
前記Ａ／Ｄ変換回路の変換結果の非直線性誤差（ＩＮＬＥ）を検査するための演算処理を実施する第１の検査回路と、前記Ａ／Ｄ変換回路の変換結果の微分非直線性誤差（ＤＮＬＥ）を検査するための演算処理を実施する第２の検査回路とを前記半導体装置内にそれぞれ別に搭載する、
ことを特徴とする半導体装置。
請求項１において、
前記第１の検査回路は、前記Ａ／Ｄ変換回路の変換結果の非直線性誤差（ＩＮＬＥ）を検査するための演算処理の一部のみを実施し、
前記第２の検査回路は、前記Ａ／Ｄ変換回路の変換結果の微分非直線性誤差（ＤＮＬＥ）を検査するための演算処理の一部のみを実施し、
前記非直線性誤差（ＩＮＬＥ）を検査するための演算処理の残りと、前記微分非直線性誤差（ＤＮＬＥ）を検査するための演算処理の残りとを実施する演算処理部は、半導体検査装置側にある、
ことを特徴とする半導体装置。
請求項１または２において、
前記第１の検査回路と前記第２の検査回路が同時に動作する、
ことを特徴とする半導体装置。
請求項１または２において、
前記Ａ／Ｄ変換回路のアナログ入力信号として、非直線性誤差（ＩＮＬＥ）検査時と、微分非直線性誤差（ＤＮＬＥ）検査時とで、異なるアナログ信号を用いることにより、前記第１の検査回路の動作期間と前記第２の検査回路の動作期間とを分ける、
ことを特徴とする半導体装置。
Ａ／Ｄ変換回路と、
前記Ａ／Ｄ変換回路の変換結果に基づいた処理を行うディジタル処理回路と、
前記Ａ／Ｄ変換回路の変換結果の微分非直線性誤差（ＤＮＬＥ）を検査するための検査回路とを備え、
前記検査回路は、
前記Ａ／Ｄ変換回路の一定時間内または、一定出力回数の変換結果をディジタル出力値毎に発生頻度として記憶する記憶回路と、
前記記憶回路に記憶された発生頻度データを外部に出力する検査用出力端子とを有し、
前記Ａ／Ｄ変換回路の一定時間内または、一定出力回数の変換が完了した後に前記記憶回路に記憶された発生頻度データを外部に出力する、
ことを特徴とする半導体装置。
請求項５において、
前記検査回路はさらに、
前記記憶回路に記憶された発生頻度データが、想定された範囲内であるかを判定する判定回路を有し、
前記Ａ／Ｄ変換回路の一定時間内または、一定出力回数の変換が完了した後に前記判定回路から判定結果を外部に出力する、
ことを特徴とする半導体装置。
請求項５または請求項６において、
前記Ａ／Ｄ変換回路の一定時間内または、一定出力回数の変換結果をディジタル出力値毎に発生頻度として記憶するサイクルは、前記Ａ／Ｄ変換回路のクロックサイクルと同じである、
ことを特徴とする半導体装置。
請求項５または６において、
さらに、出力信号切り替え回路を備え、
前記検査用出力端子は、
通常動作時に所定の信号が出力される通常動作用出力端子と兼用される、
ことを特徴とする半導体装置。
請求項５または６において、
前記Ａ／Ｄ変換回路の一定時間内または、一定出力回数の変換結果をディジタル出力値毎に発生頻度として記憶するサイクルは、前記Ａ／Ｄ変換回路のクロックサイクルより遅く、前記Ａ／Ｄ変換回路のクロックサイクルの整数倍である、
ことを特徴とする半導体装置。
請求項５または６において、
前記Ａ／Ｄ変換回路および前記記憶回路の動作クロックは、前記半導体装置内に内蔵された発振器により生成される、
ことを特徴とする半導体装置。
請求項５または６において、
前記Ａ／Ｄ変換回路および前記記憶回路の動作クロックは、前記半導体装置外部より供給される信号を前記半導体装置内部のＰＬＬ回路により逓倍して生成される、
ことを特徴とする半導体装置。
請求項５または６において、
さらに、前記Ａ／Ｄ変換回路のクロックサイクルと、前記記憶回路に記憶するサイクルの位相を調整するための位相調整回路を有する、
ことを特徴とする半導体装置。
請求項５または６において、
さらに、前記記憶回路のリセット制御信号、スタート制御信号、ストップ制御信号の１つ、または、いずれか２つ以上の制御信号を、前記Ａ／Ｄ変換回路の入力信号であるアナログ信号より生成する制御信号生成回路を有する、
ことを特徴とする半導体装置。
請求項８〜請求項１３までのいずれかの組み合わせにより構成される
ことを特徴とする半導体装置。
Ａ／Ｄ変換回路と、
前記Ａ／Ｄ変換回路の変換結果に基づいた処理を行うディジタル処理回路と、
前記Ａ／Ｄ変換回路の変換結果の非直線性誤差（ＩＮＬＥ）を検査するための検査回路とを備え、
前記検査回路は、
前記Ａ／Ｄ変換回路の一定時間内または一定出力回数の変換結果を平均化する平均化回路と、
前記平均化回路の出力結果を記憶する記憶回路と、
前記記憶回路に記憶されたデータを外部に出力する検査用出力端子とを有し、
前記Ａ／Ｄ変換回路の一定時間内または一定出力回数の変換が完了した後に、前記記憶回路に記憶されたデータを検査用出力端子から外部に出力する、
ことを特徴とする半導体装置。
Ａ／Ｄ変換回路と、
前記Ａ／Ｄ変換回路の変換結果に基づいた処理を行うディジタル処理回路と、
前記Ａ／Ｄ変換回路の変換結果の非直線性誤差（ＩＮＬＥ）を検査するための検査回路とを備え、
前記検査回路は、
前記Ａ／Ｄ変換回路の一定時間内または一定出力回数の変換結果を加算する加算回路と、
前記加算回路の出力結果を記憶する記憶回路と、
前記記憶回路に記憶されたデータを外部に出力する検査用出力端子とを有し、
前記Ａ／Ｄ変換回路の一定時間内または一定出力回数の変換が完了した後に、前記記憶回路に記憶されたデータを検査用出力端子から外部に出力する、
ことを特徴とする半導体装置。
請求項１５または１６において、
前記検査回路は、
前記平均化回路の出力結果または前記加算回路の出力結果から、あらかじめ設定された理想値を減算する理想値減算回路をさらに有し、
前記記憶回路は、
前記平均化回路の出力結果または前記加算回路の出力結果に代えて前記理想値減算回路の出力を記憶する、
ことを特徴とする半導体装置。
請求項１７において、
前記検査回路は、
前記記憶回路に記憶された前記理想値減算回路の出力が想定された範囲内であるかを判定する判定回路をさらに有し、
前記判定回路による判定結果を前記検査用出力端子から外部に出力する、
ことを特徴とする半導体装置。
請求項１８において、
前記検査回路内の記憶回路が無く、
前記理想値減算回路の出力が前記判定回路に直接入力され、
前記判定回路は、前記直接入力された前記理想値減算回路の出力が想定された範囲内であるかを判定する、
ことを特徴とする半導体装置。
請求項１５〜１９のいずれか１つにおいて、
前記平均化回路、前記加算回路、前記記憶回路、前記理想値減算回路が動作するサイクルは、前記Ａ／Ｄ変換回路のクロックサイクルと同じである、
ことを特徴とする半導体装置。
請求項１５〜１９のいずれか１つにおいて、
さらに、出力信号切り替え回路を備え、
前記検査用出力端子は、
通常動作時に所定の信号が出力される通常動作用出力端子と兼用される、
ことを特徴とする半導体装置。
請求項１５〜１９のいずれか１つにおいて、
前記平均化回路、前記加算回路、前記記憶回路、前記理想値減算回路が動作するサイクルは、前記Ａ／Ｄ変換回路のクロックサイクルより遅く、前記Ａ／Ｄ変換回路のクロックサイクルの整数倍である、
ことを特徴とする半導体装置。
請求項１５〜１９のいずれか１つにおいて、
前記平均化回路、前記加算回路、前記記憶回路、前記理想値減算回路の動作クロックは、前記半導体装置内に内蔵された発振器により生成される、
ことを特徴とする半導体装置。
請求項１５〜１９のいずれか１つにおいて、
前記平均化回路、前記加算回路、前記記憶回路、前記理想値減算回路の動作クロックは、前記半導体装置外部より供給される信号を前記半導体装置内部のＰＬＬ回路により逓倍して生成される、
ことを特徴とする半導体装置。
請求項１５〜１９のいずれか１つにおいて、
さらに、前記Ａ／Ｄ変換回路のクロックサイクルと、前記平均化回路、前記加算回路、前記記憶回路、前記理想値減算回路が動作するサイクルの位相を調整するための位相調整回路を有する、
ことを特徴とする半導体装置。
請求項１５〜１９のいずれか１つにおいて、
さらに、前記平均化回路、前記加算回路、前記記憶回路のリセット制御信号、スタート制御信号、ストップ制御信号の１つ、または、いずれか２つ以上の制御信号を、前記Ａ／Ｄ変換回路の入力信号であるアナログ信号より生成する制御信号生成回路を有する、
ことを特徴とする半導体装置。
請求項２１〜請求項２６までのいずれかの組み合わせにより構成される、
ことを特徴とする半導体装置。