CN101102111A - 具有a/d转换电路的半导体装置 - Google Patents

Abstract

本发明公开了一种半导体装置，包括A/D转换电路和根据所述A/D转换电路的转换结果进行处理的数字处理电路，其特征在于所述半导体装置包括：第1测试电路，用于实施用于测试所述A/D转换电路的转换结果的非线性误差的运算处理；第2测试电路，用于实施用于测试所述A/D转换电路的转换结果的微分非线性误差的运算处理；其中，所述第1测试电路仅实施用于测试所述A/D转换电路的转换结果的非线性误差的运算处理的一部分；所述第2测试电路仅实施用于测试所述A/D转换电路的转换结果的微分非线性误差的运算处理的一部分；用于实施用于测试所述非线性误差的运算处理的剩余部分和用于测试所述微分非线性误差的运算处理的剩余部分的运算处理部位于半导体测试装置。

Description

具有A/D转换电路的半导体装置

技术领域

本发明涉及具有A/D转换电路的半导体装置，特别是指一种能够向外部输出A/D转换电路的转换结果以测试A/D转换电路的半导体装置。

背景技术

近年来，所谓被称为系统级芯片(system on chip)的半导体装置成为主流，例如A/D转换电路、基于A/D转换电路的转换结果进行处理的数字电路等单片化的半导体装置。而且，在如上所述的具有A/D转换电路的半导体装置中，有些为了能够对A/D转换电路进行单体测试，内置模式切换电路，通过数字缓冲器将A/D转换结果直接输出到外部。

然而，实际使用半导体装置时，即便可以进行高精度的A/D转换，但在测试时，会由于数字缓冲器驱动较大负荷的测试装置(例如LSI测试设备)而引起电源电压变动、噪声影响增大，从而，造成A/D转换精度下降，无法进行适当的测试。

因此，提出有一种技术，设置用于将从A/D转换电路输出的高频数据临时保存于半导体装置(例如LSI)内的存储单元，A/D转换后向半导体装置的外部读出数据，通过这种方式试图降低噪声影响，提高测试精度(例如，参考日本特开2001-166013号公报)。

但是，近年来由于A/D转换电路的高比特化(12比特～14比特以上)，测试A/D转换电路时所需要的数字输出结果庞大，如上述现有技术，设置用于将从A/D转换电路输出的高频数据直接临时保存于半导体装置内的存储单元时，从存储单元读出A/D转换结果的时间以及运算时间变长，测试费用增加。

发明内容

本发明的半导体装置，包括A/D转换电路和根据所述A/D转换电路的转换结果进行处理的数字处理电路，其特征在于，所述半导体装置内包括第1测试电路和第2测试电路，所述第1测试电路用于实施用于测试所述A/D转换电路的转换结果的非线性误差(INLE)的运算处理，所述第2测试电路用于实施用于测试所述A/D转换电路的转换结果的微分非线性误差(DNLE)的运算处理；其中，所述第1测试电路仅实施用于测试所述A/D转换电路的转换结果的非线性误差(INLE)的运算处理的一部分，所述第2测试电路仅实施用于测试所述A/D转换电路的转换结果的微分非线性误差(DNLE)的运算处理的一部分；运算处理部位于半导体测试装置侧，所述运算处理部用于实施用于测试所述非线性误差(INLE)的运算处理的剩余部分以及用于测试所述微分非线性误差(DNLE)的运算处理的剩余部分。

根据本发明，能够避免输出A/D转换结果时的电源电压变动、噪声的影响，容易地进行A/D转换电路的适当测试，同时，通过在半导体装置内部，对A/D转换电路的高比特化所产生的测试A/D转换电路时所需要的庞大的数字输出结果有效地进行运算处理，可以减少从半导体装置外部读入A/D转换结果的数据量以及半导体装置外部的运算量，能够容易地缩短测试时间，即减少测试费用。

附图说明

图1所示为实施方式1的半导体装置的结构方块图；

图2所示为实施方式2的半导体装置的结构方块图；

图3所示为实施方式3的半导体装置的主要部分的结构方块图；

图4所示为实施方式3的半导体装置使用内置振荡器时的结构方块图；

图5所示为实施方式3的半导体装置使用内置PLL电路时的结构方块图；

图6所示为实施方式3的半导体装置使用分频电路时的结构方块图；

图7所示为实施方式3的半导体装置使用相位调整电路时的结构方块图；

图8所示为实施方式3的半导体装置使用计数控制信号生成电路时的结构方块图；

图9所示为实施方式4的半导体装置的主要部分的结构方块图；

图10所示为实施方式4的半导体装置使用内置振荡器时的结构方块图；

图11所示为实施方式4的半导体装置使用内置PLL电路时的结构方块图；

图12所示为实施方式4的半导体装置使用分频电路时的结构方块图；

图13所示为实施方式4的半导体装置使用相位调整电路时的结构方块图；

图14所示为实施方式4的半导体装置使用控制信号生成电路时的结构方块图；

图15所示为在实施方式4的半导体装置中代替平均化电路使用加法电路时的结构方块图；

图16所示为在实施方式4的半导体装置中代替输出代码存储电路使用运算存储电路时的结构方块图；

图17所示为包含实施方式4的半导体装置的理想值与误差的A/D转换器的输出值差分例的说明图；

图18所示为实施方式5的半导体装置的主要部分的结构方块图；

图19所示为实施方式5的半导体装置的A/D转换器的输出结果的发生频度例和良品范围的说明图；

图20所示为实施方式6的半导体装置的主要部分的结构方块图；

图21所示为现有的半导体装置的结构方块图；

图22所示为现有的半导体装置的结构方块图。

具体实施方式

下面参考附图详细说明本发明的实施方式。另外，附图中，针对实质上具有相同功能的结构要素，标注相同的参考符号，并不再重复说明。

(第1实施方式)

图1所示为第1实施方式的半导体装置的结构。该半导体装置16包括：A/D转换电路11、数字处理电路12、非线性误差(INLE)测试电路13、微分非线性误差(DNLE)测试电路14和缓冲器15。A/D转换电路，将从半导体装置16的内外输入的模拟输入信号转换为数字信号。数字处理电路12，使用A/D转换电路11的转换结果进行规定的处理(图1的例中，仅代表性地画出了A/D转换电路11输出1比特的情况)。非线性误差(INLE)测试电路13接收A/D转换电路11的转换结果，进行用于求出非线性误差(INLE)值的运算，向半导体测试装置17的结果判断部18输出运算结果。微分非线性误差(DNLE)测试电路14接收A/D转换电路11的转换结果，进行用于求出微分非线性误差(DNLE)值的运算，向半导体测试装置17的结果判断部18输出运算结果。

如上构成的半导体装置16，在一般工作时，数字处理电路12有效，非线性误差(INLE)测试电路13以及微分非线性误差(DNLE)测试电路14无效。另一方面，在半导体装置16进行测试时，例如，从半导体装置16的外部提供规定的电压作为模拟输入信号，非线性误差(INLE)测试电路13以及微分非线性误差(DNLE)测试电路14有效，数字处理电路12无效。

这里，比较并说明第1实施方式的半导体装置16与现有例(日本特开2001-166013号公报/权利要求2)。

图21的现有例中，由缓冲器15驱动测试装置17等较大负荷(例如相对半导体装置16的输入负荷容量的10倍左右)，相对于一般工作时，电源电压变动、通过半导体装置16内外的寄生电容对A/D转换电路11所产生的噪声重叠等变得比较大。针对该问题，现有例中通过将数据临时保存到输出结果存储电路43，并另行进行读出，从而避免对A/D转换电路11产生噪声重叠等问题。

但是，上述现有技术具有如下缺点：如果A/D转换电路11的比特数(分辨率)为高比特(例如：大约12～14比特以上)，则在输出结果存储电路43保存的转换结果庞大，输出结果存储电路43的容量巨大，对半导体测试装置17读入数据的时间、半导体测试装置17内部的测试运算判断部44中的非线性误差(INLE)和微分非线性误差(DNLE)的运算所需要的时间变长。

这是因为，用于确保非线性误差(INLE)值运算所需的全部数据和微分非线性误差(DNLE)值运算所需的全部数据的、A/D转换电路11的输出结果，直接读入半导体测试装置17，在半导体测试装置17中进行所有的运算。

在第1实施方式的半导体装置16中，注重以下情况：非线性误差(INLE)值运算所需的数据仅为每个模拟输入值的A/D转换电路11的数字输出结果，微分非线性误差(DNLE)值运算所需的数据仅为A/D转换电路11的每个数字输出代码的发生频度(直方图)。因此，在第1实施方式中，通过由非线性误差(INLE)测试电路13以及微分非线性误差(DNLE)测试电路14分别运算A/D转换结果的手法，能够以简单的电路实现非线性误差(INLE)测试电路13以及微分非线性误差(DNLE)测试电路14，而且由于向半导体测试装置17只输出运算结果，所以能够缩短对半导体测试装置17读入数据的时间，能够缩短半导体测试装置17内部中的运算以及判断时间。

如上所述，由非线性误差(INLE)测试电路13以及微分非线性误差(DNLE)测试电路14分别对A/D转换结果进行运算，向测试装置17只输出运算结果，从而，可以容易地防止由于驱动测试装置等大负荷而引起的转换精度的下降，而且可以简单地构成A/D转换电路11的测试电路。

此外，为了在短时间内结束测试，可以使用相同的模拟输入信号，使非线性误差(INLE)测试电路13以及微分非线性误差(DNLE)测试电路14同时进行运算。

另外，为了提高测试精度，可以分别在非线性误差(INLE)测试和微分非线性误差(DNLE)测试中使用对各自最佳的模拟输入信号，使非线性误差(INLE)测试电路13以及微分非线性误差(DNLE)测试电路14在不同的工作时间进行运算。

另外，对于数字输出信号的输出端子，图1画出了采用专用的输出端子的情况，但为了减少端子数，也可以与数字处理电路12的输出共用。另外，模拟输入信号的输入端子也可以与其他信号的输入输出端子共用。

(第2实施方式)

如图2所示，第2实施方式的半导体装置设有：A/D转换电路11、数字处理电路12、非线性误差(INLE)测试前处理运算电路21、微分非线性误差(DNLE)测试前处理运算电路22和缓冲器15。A/D转换电路11及数字处理电路12与第1实施方式相同。

非线性误差(INLE)测试前处理运算电路21接收A/D转换电路11的转换结果，进行用于求出非线性误差(INLE)值的一部分的运算，向半导体测试装置17的非线性误差(INLE)测试后处理运算电路19输出运算结果。微分非线性误差(DNLE)测试前处理运算电路22接收A/D转换电路11的转换结果，进行求出微分非线性误差(DNLE)值的一部分的运算，向微分非线性误差(DNLE)测试后处理运算电路20输出运算结果。

如上构成的半导体装置16，在一般工作时，数字处理电路12有效，非线性误差(INLE)测试前处理运算电路21及微分非线性误差(DNLE)测试前处理运算电路22无效。另一方面，在半导体装置16进行测试时，例如，从半导体装置16的外部提供规定的电压作为模拟输入信号，非线性误差(INLE)测试前处理运算电路21及微分非线性误差(DNLE)测试前处理运算电路22有效，数字处理电路12无效。

在实施方式1中所采用的结构为，用于非线性误差(INLE)值运算及微分非线性误差(DNLE)值运算的测试电路13、14全部设在半导体装置16内，而实施方式2的半导体装置16所采用的结构是，进行这些运算的一部分运算的电路设在半导体装置16内，进行剩余部分运算的电路设在半导体测试装置17中。

作为其理由的例子，在一般的半导体装置(LSI)中，加法及减法能够采用较小规模的电路结构，但乘法及除法存在电路规模增大的倾向，所以，通过分开在半导体装置16内实施的运算与在半导体测试装置17内实施的运算，可以使电路规模、测试实施时间、测试精度最优化。

此外，为了在短时间内结束测试，可以使用相同的模拟输入信号，使非线性误差(INLE)测试前处理运算电路21及微分非线性误差(DNLE)测试前处理运算电路22同时进行运算。

另外，为了提高测试精度，可以分别在非线性误差(INLE)测试和微分非线性误差(DNLE)测试中使用对各自最佳的模拟输入信号，使非线性误差(INLE)测试前处理运算电路21及微分非线性误差(DNLE)测试前处理运算电路22在不同的工作时间进行运算。

另外，对于数字输出信号的输出端子，图2画出了采用专用的输出端子的情况，但为了减少端子数，也可以与数字处理电路12的输出共用。另外，模拟输入信号的输入端子也可以与其他信号的输入输出端子共用。

(第3实施方式)

如图3所示，实施方式3的半导体装置设有：A/D转换电路11、数字处理电路12、发生频度计数电路25、选择器27和缓冲器15。A/D转换电路11及数字处理电路12与实施方式1相同。而且，发生频度计数电路25由发生频度分类电路(occurrence frequency sorting circuit)23、存储电路24、读出电路26构成。

A/D转换电路11的转换结果，作为A/D转换的每个输出代码的发生频度(直方图)被存储于发生频度计数电路25，预先设定的A/D转换电路11的测试过程(例如：12bit的A/D转换电路的情况下，模拟输入信号是三角波，在一次的模拟信号输入中，以时间上等间隔地取2万个数据，重复以上过程10次。)完成后，发生频度计数电路25用数字输出信号将发生频度结果通过选择器27和缓冲器15向半导体装置的外部输出。

如上构成的半导体装置，在一般工作时，选择器27按照选择信号选择数字处理电路12的输出。因此，数字处理电路12所进行的规定处理的结果输出到半导体装置的外部。

另一方面，在半导体装置进行测试时，例如，从半导体装置的外部提供规定的电压作为模拟输入信号的同时，根据测试模式选择信号使选择器27选择发生频度计数电路25的输出。因此，保存在发生频度计数电路25中的A/D转换的每个输出代码的发生频度(直方图)，可以通过测试装置(无图示)进行转换结果的确认等。

上述发生频度计数电路25具体进行如下操作。

A/D转换电路11的转换结果输入到发生频度计数电路25内的发生频度分类电路23。存储电路24存储各转换结果(输出代码)的发生频度。发生频度计数电路25内的发生频度分类电路23，将存储在存储电路24中与所述转换结果(输出代码)对应的地址中的所述发生频度加1。按预先设定的次数，或者在预先设定的时间内重复此操作。上述操作完成后，根据读出控制信号，将存储电路24内的数据通过读出电路26以及选择器27和缓冲器15，向半导体装置的外部输出。而且，发生频度分类电路23及存储电路24，与A/D转换电路11的工作周期的时钟信号同步地工作。还有，发生频度分类电路23及存储电路24的工作开始和结束，由计数控制信号控制。

这里，比较并说明实施方式3的半导体装置和现有例(图22)。

图22所示的现有例中设有：A/D转换电路11、数字处理电路12、选择器27、缓冲器15。在图22的半导体装置进行测试时，例如，从半导体装置的外部提供规定的电压作为模拟输入信号的同时，根据测试模式选择信号使选择器27选择A/D转换电路11的输出。此时，与时钟信号同步地，在每个A/D转换周期，转换结果通过选择器27和缓冲器15输出到半导体装置的外部，可以通过测试装置(无图示)进行转换结果的确认等。但是，由缓冲器15驱动测试装置等较大负荷(例如：相对其他的半导体装置16的输入负荷容量的10倍左右)，相对于一般工作时，电源电压变动、通过半导体装置16内外的寄生电容对A/D转换电路11所产生的噪声重叠等变得比较大。

针对以上问题，在图3所示的实施方式3的半导体装置中，将A/D转换电路11的输出结果数据临时保存到存储电路24，并在预先设定的A/D转换电路11的测试过程完成后，再进行读出，所以能够避免对A/D转换电路11的噪声重叠等。

但是，上述技术存在如下缺点：A/D转换电路11的比特数(分辨率)为高比特(例如：大约12～14比特以上)时，在存储电路24保存的转换结果庞大，存储电路24的容量巨大，对测试装置(无图示)读入数据的时间、所述测试装置中的运算所需要的时间变长。

这是因为，用于确保非线性误差(INLE)值运算所需的全部数据和微分非线性误差(DNLE)值运算所需的全部数据的、A/D转换电路11的输出结果，直接读入半导体测试装置，在半导体测试装置中进行所有的运算。

这里，若仅注重微分非线性误差(DNLE)，则需要的数据仅为A/D转换电路11的每个数字输出代码的发生频度(直方图)，需要的数据数目用数字输出数目表示为：2^比特数(分辨率)×最大发生频度。

具体以14比特A/D转换电路的测试为例进行说明。对于A/D转换电路11的每一个数字输出代码，平均取128个数据，针对该情况进行说明。

现有例中需要2^14×128×14＝29360128bit(＝约29Mbit)的存储容量，但使用发生频度计数电路25，仅对微分非线性误差(DNLE)所需的数据进行存储时，需要的存储容量为2^14×10＝163840Bit(＝约0.2Mbit，假设最大发生频度为1023次以下(包括1023次))，相对现有例，需要的存储容量能够降为0.6％以下(包括0.6％)。

如上所述，由发生频度计数电路25对A/D转换结果进行运算，仅存储需要的结果，并向半导体装置外部输出，从而，避免了驱动测试装置等大负荷等而引起的转换精度的下降，同时由于A/D转换结果的数据量大幅减少，因此可以大幅缩短对半导体测试装置读入A/D转换结果的时间，以及也可以大幅缩短半导体测试装置中的运算时间。

此外，如图4所示，可以使用来自半导体装置内的振荡器28的信号作为时钟信号。相对供给来自外部的时钟信号的情况，图4所示结构的优点在于，能够使用高速信号。A/D转换电路11和发生频度计数电路25同步地工作。向半导体装置外部输出结果时，可以根据读出信号(例如：比时钟信号慢的周期)向测试装置(无图示)进行读入。

此外，如图5所示，可以使用来自半导体装置内的锁相环PLL电路29的信号作为时钟信号。图5所示结构的优点在于，能够使用将来自外部的时钟信号倍频后的高速信号。A/D转换电路11和发生频度计数电路25同步工作。向半导体装置外部输出结果时，可以用读出信号(例如：比时钟信号的倍频周期慢的周期)向测试装置(无图示)进行读入。

此外，如图6所示，可以使A/D转换电路11根据时钟信号进行工作，而使发生频度计数电路25根据时钟信号的整数倍信号进行工作。图6所示结构的优点在于，通过发生频度计数电路25的工作速度被控制得低，能够简化发生频度计数电路25的电路结构。作为具体的电路例可采用的结构为，用分频电路30对时钟信号进行分频，输入到发生频度计数电路25。

此外，如图7所示，可以使A/D转换电路11根据时钟信号工作，而使发生频度计数电路25根据时钟信号被相位调整后的信号工作。由于在发生频度计数25中所发生的噪声会影响到A/D转换电路11，所以，图7所示结构的优点在于，能够错开噪声发生时间和A/D转换电路11中的A/D转换时间。作为具体的电路例可采用的结构为，用相位调整电路31对时钟信号进行相位调整，输入到发生频度计数电路25。另外，还可以采用从半导体装置的内外可以任意控制相位调整电路31中的相位调整幅度的结构，该结构的优点在于，可以根据A/D转换精度的实测评价结果确定相位调整幅度。

此外，如图8所示，可以由半导体装置内的计数控制信号生成电路32生成计数控制信号。模拟输入信号为正弦波、三角波等，多次重复输入，在此期间内，由发生频度计数电路25持续以一定间隔对A/D转换结果进行运算和存储发生频度时，可以容易地对一定周期的模拟输入信号进行测试。而且，能够按照每个模拟输入信号的整数倍自动设置测试周期，所以其优点在于，能够将结果的发生频度的偏差控制得小。

此外，在图3～图8中，如果共用A/D转换结果的输出和数字处理电路12的输出，则可以减少端子数，但并不限于此，也可以设置专用的输出端子。另外，模拟输入信号的输入端子也可以与其他的信号的输入输出端子共用。

(第4实施方式)

如图9所示，实施方式4的半导体装置设有：A/D转换电路11、数字处理电路12、平均化电路33、输出代码存储电路34、选择器27、缓冲器15。

A/D转换电路11及数字处理电路12与实施方式1相同。而且，输出代码存储电路34包括：存储电路24和读出电路26。A/D转换电路11的转换结果输入到平均化电路33，A/D转换电路11进行一定时间内或者一定输出次数的转换之后，转换结果依次存储到输出代码存储电路34。预先设定的A/D转换电路11的测试过程完成后，从输出代码存储电路34将A/D转换结果通过选择器27、缓冲器15，向半导体装置的外部输出。

如上构成的半导体装置，在一般工作时，选择器27按照测试模式选择信号选择数字处理电路12的输出。因此，数字处理电路12所进行的规定处理的结果输出到半导体装置的外部。

另一方面，在半导体装置进行测试时，例如，从半导体装置的外部提供规定的电压作为模拟输入信号的同时，根据测试模式选择信号，使选择器27选择输出代码存储电路34的输出。因此，保存在输出代码存储电路34中的A/D转换结果能够通过测试装置(无图示)进行转换结果的确认等。

按照预先设定的次数，或者在预先设定的时间内，重复进行上述A/D转换操作。

上述A/D转换操作完成后，根据读出控制信号，将存储电路24内的数据通过读出电路26以及选择器27和缓冲器15，向半导体装置的外部输出。而且，输出代码存储电路34内的存储电路24，与A/D转换电路11的工作周期的时钟信号同步地工作。还有，输出代码存储电路34内的存储电路24的工作开始和结束，由运算控制信号控制。

这里，比较并说明实施方式4的半导体装置和现有例(图22)。图22的现有例与在实施方式3中说明的内容相同。

相对于图22的现有例，在图9所示的实施方式4的半导体装置中，将A/D转换电路11的输出结果数据临时保存到存储电路24，并在预先设定的A/D转换电路11的测试过程完成后，再进行读出，所以由缓冲器15驱动测试装置等较大负荷，相对通常工作时，能够避免电源电压变动、通过半导体装置16内外的寄生电容对A/D转换电路11所产生的噪声重叠等。

但是，存在如下缺点：A/D转换电路11的比特数(分辨率)为高比特(例如：大约12～14比特以上)时，在存储电路24保存的转换结果庞大，存储电路24的容量巨大，对测试装置(无图示)读入数据的时间、所述测试装置中的运算所需要的时间变长。这是因为，用于确保非线性误差(INLE)值运算所需的全部数据和微分非线性误差(DNLE)值运算所需的全部数据的、A/D转换电路11的输出结果直接读入半导体测试装置，在半导体测试装置中进行所有的运算。

这里，非线性误差(INLE)所需的数据仅为每个模拟输入值的A/D转换电路的数字输出结果，若去除噪声成分，则需要的数据数目用数字输出数目表示大约为，2^比特数(分辨率)×比特数×4，就足够了。

具体地，以14比特A/D转换电路的测试例进行说明。

对A/D转换电路的数字输出的每一个代码，进行128次平均从而去除噪声，针对该情况进行说明。现有例中需要2^14×128×14＝29360128bit(＝约29Mbit)的存储容量，但使用运算电路(图9的例为平均化电路33)去除噪声成分，仅对非线性误差(INLE)所需的数据进行存储的情况下，需要的存储容量为2^14×4×14＝91748bit(＝约0.92Mbit)，相对现有例，需要的存储容量能够减少到大约3％。

如上所述，使用运算电路(图9的例为平均化电路33)去除A/D转换结果的噪声成分，仅存储非线性误差(INLE)需要的结果，并向半导体装置外部输出，从而避免了驱动测试装置等大负荷等而引起的转换精度的下降，同时由于A/D转换结果的数据量大幅减少，所以能够大幅缩短对半导体测试装置读入A/D转换结果的时间，以及能够大幅缩短半导体测试装置中的运算时间。

此外，如图10所示，可以使用来自半导体装置内的振荡器28的信号作为时钟信号。相对于供给来自外部的时钟信号的情况，图10所示结构的优点在于，能够使用高速信号。A/D转换电路11、平均化电路33、输出代码存储电路34内的存储电路24同步地工作。向半导体装置外部输出结果时，输出代码存储电路34内的读出电路26可以根据读出信号(例如：比时钟信号慢的周期)进行工作，向测试装置(无图示)进行读入。

此外，如图11所示，可以使用来自半导体装置内的PPL电路29的信号作为时钟信号。图11所示结构的优点在于，能够使用将来自外部的时钟信号倍频后的高速信号。A/D转换电路11、平均化电路33、输出代码存储电路34内的存储电路24同步工作。向半导体装置外部输出结果时，输出代码存储电路34内的读出电路26可以根据读出信号(例如：比时钟信号慢的周期)进行工作，向测试装置(无图示)进行读入。

此外，如图12所示，可以使A/D转换电路11根据时钟信号进行工作，而使平均化电路33和输出代码存储电路34内的存储电路24按照时钟信号的整数倍信号进行工作。图12所示结构的优点在于，通过将平均化电路33和输出代码存储电路34内的存储电路24的工作速度控制得低，能够简化输出代码存储电路34的电路结构。作为具体的电路例可采用的结构为，用分频电路30对时钟信号进行分频，输入到平均化电路33和输出代码存储电路34内的存储电路24。

此外，如图13所示，可以使A/D转换电路11按照时钟信号工作，而使平均化电路33和输出代码存储电路34内的存储电路24按照时钟信号被相位调整后的信号工作。由于在平均化电路33和输出代码存储电路34中所发生的噪声会影响到A/D转换电路11，所以，图13所示结构的优点在于，能够错开噪声发生时间和A/D转换电路11中的A/D转换时间。作为具体的电路例可采用的结构为，用相位调整电路31对时钟信号进行相位调整，输入到平均化电路33和输出代码存储电路34。此外，还可以采用从半导体装置的内外能够任意控制所述相位调整电路31中的相位调整幅度的结构，该结构的优点在于，能够根据A/D转换精度的最终结果确定相位调整幅度。

此外，如图14所示，可以从半导体装置内的控制信号生成电路35生成平均化电路控制信号和运算控制信号。模拟输入信号为正弦波、三角波等，多次重复输入，在此期间内，由平均化电路33和输出代码存储电路34持续以一定的间隔对A/D转换结果进行运算并将其结果存储时，可以容易地对一定周期的模拟输入信号进行测试。

此外，在图9～图14中，若共用A/D转换结果的输出和数字处理电路12的输出，则可以减少端子数，但并不限于此，也可以设置专用的输出端子。另外，模拟输入信号的输入端子也可以与其他的信号的输入输出端子共用。

此外，如图15所示，代替以去除噪声成分为目的的平均化电路33可以使用加法电路36，从而得到比A/D转换电路的比特数多的输出。虽然存储数据量增加，但由于数据的有效位数增加，所以具有精度提高的优点。

此外，如图16所示，代替输出代码存储电路34可以使用运算存储电路38。运算存储电路38由理想值减法电路37、存储电路24、读出电路26构成。下面说明运算存储电路38的操作。

预先知道从平均化电路33输出的结果的理想值时，通过内置在理想值减法电路37内的存储装置或者运算电路生成该理想值，并从实际的输出结果中减去该理想值，得到的结果仅为与理想值之间的差分值，所以，其优点在于，可以大幅减少存储的数据量。

为了说明存储A/D转换电路11的整个输出代码值的情况和存储与理想值之间的差分值的情况的不同，图17示出了模拟信号输入和A/D转换电路11的输出代码值的例子。在图17中，放大示出包含理想值和误差的输出结果的一部分。将输出代码值整个存储于存储电路24时，存储数据量则等于A/D转换电路11的输出代码值的比特数，而在图16的半导体装置中，存储电路24中存储的数据仅为与理想值之间的差分值(转换误差部分)，所以存储数据量大约为几比特(例如：2比特～5比特)就足够了。

(第5实施方式)

如图18所示，实施方式5的半导体装置设有：A/D转换电路11、数字处理电路12、发生频度判断电路39、选择器27、缓冲器15。A/D转换电路11及数字处理电路12与实施方式1相同。而且，发生频度判断电路39包括发生频度分类电路23、存储电路24、频度判断电路40。

A/D转换电路11的转换结果，作为A/D转换的每个输出代码的发生频度(直方图)存储于发生频度判断电路39，预先设定的A/D转换电路11的测试过程(例如，12bit的A/D转换电路的情况，模拟输入信号为三角波，在1次模拟信号输入中，以时间上等间隔地取2万个数据，重复以上过程10次)完成后，发生频度判断电路39用数字输出信号将发生频度结果通过选择器27、缓冲器15，向半导体装置的外部输出。

如上构成的半导体装置，在一般工作时，选择器27按照测试模式选择信号选择数字处理电路12的输出。因此，数字处理电路12所进行的规定处理的结果输出到半导体装置的外部。

另一方面，在半导体装置进行测试时，例如，从半导体装置的外部提供规定的电压作为模拟输入信号的同时，根据测试模式选择信号，使选择器27选择发生频度判断电路39的输出。因此，保存在发生频度判断电路39的A/D转换的判断结果可以通过测试装置(无图示)进行确认等。

上述发生频度判断电路39具体进行如下操作。

A/D转换电路11的转换结果输入到发生频度判断电路39内的发生频度分类电路23。存储电路24存储各转换结果(输出代码)的发生频度。发生频度判断电路39内的发生频度分类电路23，将存储在存储电路24中与所述转换结果(输出代码)对应的地址中的所述发生频度加1。按照预先设定的次数，或者在预先确定的时间内，重复该操作。上述操作完成后，频度判断电路40根据读出判断控制信号读出存储电路24内的数据，判断该值是否是预先设置的范围内的发生频度，并将其结果通过选择器27、缓冲器15，向半导体装置的外部输出。

另外，发生频度分类电路23及存储电路24，与A/D转换电路11的工作周期的时钟信号同步地工作。

另外，发生频度分类电路23及存储电路24的工作开始和结束，由读出判断控制信号控制。

图19是表示A/D转换结果的输出代码值和发生频度的例子的图表。若图19的所有输出代码的发生频度处于良品的范围，则输出判断为良品的信号，若即使有1个输出代码的发生频度处于不良品的范围，则会输出判断为不良品的信号。

根据这些结构，从半导体装置到半导体测试装置的数据输出量大幅减少，有利于缩短测试时间。

此外，与实施方式3同样地，可以使用来自半导体装置内的振荡器的信号作为时钟信号。

此外，与实施方式3同样地，可以使用来自半导体装置内的PLL电路的信号作为时钟信号。

此外，与实施方式3同样地，可以使A/D转换电路11按照时钟信号工作，而使发生频度判断电路39按照时钟信号的整数倍信号工作。作为具体电路例可采用的结构为，用分频电路对时钟信号进行分频，输入到发生频度判断电路39。

此外，与实施方式3同样地，可以使A/D转换电路11按照时钟信号工作，而使发生频度判断电路39可以按照时钟信号被相位调整后的信号工作。作为具体电路例可采用的结构为，用相位调整电路对时钟信号进行相位调整，输入到发生频度判断电路39。

此外，与实施方式3同样地，还可以采用从半导体装置内外能够任意控制所述相位调整电路中的相位调整幅度的结构。

此外，与实施方式3同样地，可以使用来自模拟输入信号的信号，由半导体装置内的计数控制信号生成电路生成计数控制信号。

另外，若共用A/D转换结果的输出和数字处理电路12的输出，则可以减少端子数，但并不限于此，可以设置专用的输出端子。另外，模拟输入信号的输入端子也可以与其他的信号的输入输出端子共用。

(第6实施方式)

如图20所示，实施方式6的半导体装置设有：A/D转换电路11、数字处理电路12、平均化电路33、运算判断电路42、选择器27、缓冲器15。A/D转换电路11及数字处理电路12与实施方式1相同。而且，运算判断电路42包括理想值减法电路37、存储电路24、差分判断电路41。

下面说明运算判断电路42的操作。

A/D转换电路11的转换结果输入到平均化电路33，平均化电路33的输出则输入到理想值减法电路37，在理想值减法电路37中计算其与理想值之间的差分值，并存储于存储电路24。在A/D转换电路11的一定时间内，或者每隔一定输出次数的转换，实施所述操作。

由理想值减法电路37得到的理想值与实际的A/D转换结果之间的差分值表示A/D转换电路的非线性误差(INLE)，非线性误差(INLE)的测试可以是，判断理想值与实际的A/D转换结果之间的差分值是否落入预先设置的差分值以内。

预先设定的A/D转换电路11的测试过程完成后，若理想值与实际的A/D转换结果的差分值全部落入预先设置的差分值以内，则差分判断电路41判断为良品，若有一个以上数据未落入预先设置的差分值以内，则判断为不良品。

所述判断处理完成后，通过选择器27和缓冲器15，仅将判断结果输出到半导体装置的外部。

另外，平均化电路33、运算判断电路42内的理想值减法电路37以及存储电路24，与A/D转换电路11的工作周期的时钟信号同步地工作。另外，运算判断电路42内的差分判断电路41的工作开始和结束，由读出判断控制信号控制。

根据这些结构，虽然没有得到A/D转换结果的各个代码的详细值，但是从半导体装置到半导体测试装置的数据输出量大幅减少，有利于缩短测试时间。

此外，与实施方式4同样地，可以使用来自半导体装置内的振荡器的信号作为时钟信号。

此外，与实施方式4同样地，可以使用来自半导体装置内的PLL电路的信号作为时钟信号。

此外，与实施方式4同样地，可以使A/D转换电路11按照时钟信号工作，而使运算判断电路42按照时钟信号的整数倍信号工作。作为具体电路例可采用的结构为，用分频电路对时钟信号进行分频，输入到运算判断电路42。

此外，与实施方式4同样地，可以使A/D转换电路11按照时钟信号工作，而使运算判断电路42按照时钟信号被相位调整后的信号工作。作为具体电路例可采用的结构为，用相位调整电路对时钟信号进行相位调整，输入到运算判断电路42。

此外，与实施方式4同样地，还可以采用从半导体装置内外能够任意控制所述相位调整电路中的相位调整幅度的结构。

此外，与实施方式4同样地，可以使用来自模拟输入信号的信号，由半导体装置内的计数控制信号生成电路生成运算控制信号。

此外，若共用A/D转换结果的输出和数字处理电路12的输出，则可以减少端子数，但并不限于此，也可以设置专用的输出端子。另外，模拟输入信号的输入端子也可以与其他的信号的输入输出端子共用。

此外，可以将运算判断电路42内的理想值减法电路37的运算结果不临时存储于存储电路24，而是直接输入到差分判断电路41并进行判断。其优点在于，可以减少半导体装置内设置的存储装置。

本发明的半导体装置作为能够解决以下问题的半导体装置等有用，可以避免输出A/D转换结果时的电源电压变动、噪声的影响，容易地对A/D转换电路进行适当的测试，同时通过在半导体装置内部，对A/D转换电路的高比特化而产生的测试A/D转换电路时所需要的庞大的数字输出结果有效地进行运算处理，可以减少从半导体装置外部读入A/D转换结果的数据量，以及半导体装置外部的运算量，可以容易地缩短测试时间即减少测试费用。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (34)

1、一种半导体装置，该装置包括A/D转换电路和根据所述A/D转换电路的转换结果进行处理的数字处理电路；其特征在于，

所述半导体装置内分别包括第1测试电路和第2测试电路，所述第1测试电路用于实施用于测试所述A/D转换电路的转换结果的非线性误差INLE的运算处理，所述第2测试电路用于实施用于测试所述A/D转换电路的转换结果的微分非线性误差DNLE的运算处理；

其中，

所述第1测试电路仅实施用于测试所述A/D转换电路的转换结果的非线性误差INLE的运算处理的一部分；

所述第2测试电路仅实施用于测试所述A/D转换电路的转换结果的微分非线性误差DNLE的运算处理的一部分；

运算处理部位于半导体测试装置侧，所述运算处理部用于实施用于测试所述非线性误差INLE的运算处理的剩余部分和用于测试所述微分非线性误差DNLE的运算处理的剩余部分。

2、根据权利要求1所述的半导体装置，其特征在于，所述第1测试电路与所述第2测试电路同时工作。

3、根据权利要求1所述的半导体装置，其特征在于，非线性误差INLE测试时与微分非线性误差DNLE测试时，通过使用不同的模拟信号作为所述A/D转换电路的模拟输入信号，使所述第1测试电路的工作时间和所述第2测试电路的工作时间不同。

4、一种半导体装置，其特征在于，该装置包括：

A/D转换电路；

数字处理电路，用于根据所述A/D转换电路的转换结果进行处理；

测试电路，用于测试所述A/D转换电路的转换结果的微分非线性误差DNLE；

其中，所述测试电路包括：

存储电路，用于将所述A/D转换电路的一定时间内或者一定输出次数的转换结果的每个数字输出值作为发生频度进行存储；

测试用输出端子，用于将存储在所述存储电路中的发生频度数据输出到外部；

所述测试电路在所述A/D转换电路的一定时间内或者一定输出次数的转换完成后，将存储在所述存储电路中的发生频度数据输出到外部。

5、根据权利要求4所述的半导体装置，其特征在于，

所述测试电路进一步包括判断电路，用于判断存储在所述存储电路中的发生频度数据是否在假定的范围内；

所述测试电路进一步在所述A/D转换电路的一定时间内或者一定输出次数的转换完成后，从所述判断电路向外部输出判断结果。

6、根据权利要求4所述的半导体装置，其特征在于，将所述A/D转换电路的一定时间内或者一定输出次数的转换结果的每个数字输出值作为发生频度进行存储的周期，与所述A/D转换电路的时钟周期相同。

7、根据权利要求4所述的半导体装置，其特征在于，该装置进一步包括输出信号切换电路；

所述测试用输出端子，与一般工作时输出规定信号的一般工作用输出端子共用。

8、根据权利要求4所述的半导体装置，其特征在于，将所述A/D转换电路的一定时间内或者一定输出次数的转换结果的每个数字输出值作为发生频度进行存储的周期，比所述A/D转换电路的时钟周期慢，是所述A/D转换电路的时钟周期的整数倍。

9、根据权利要求4所述的半导体装置，其特征在于，所述A/D转换电路及所述存储电路的工作时钟，由所述半导体装置内置的振荡器生成。

10、根据权利要求4所述的半导体装置，其特征在于，所述A/D转换电路及所述存储电路的工作时钟，由所述半导体装置内部的锁相环PLL电路对从所述半导体装置外部提供的信号进行倍频所生成。

11、根据权利要求4所述的半导体装置，其特征在于，该装置进一步包括相位调整电路，用于调整所述A/D转换电路的时钟周期和在所述存储电路进行存储的周期的相位。

12、根据权利要求4所述的半导体装置，其特征在于，该装置进一步包括控制信号生成电路，用于从所述A/D转换电路的输入信号的模拟信号生成所述存储电路的复位控制信号、开始控制信号、结束控制信号中的一个或者任意两个以上的控制信号。

13、一种半导体装置，其特征在于，该装置包括：

A/D转换电路；

数字处理电路，用于根据所述A/D转换电路的转换结果进行处理；

测试电路，用于测试所述A/D转换电路的转换结果的非线性误差INLE；

其中，所述测试电路包括：

平均化电路，用于对所述A/D转换电路的一定时间内或者一定输出次数的转换结果进行平均；

存储电路，用于存储所述平均化电路的输出结果；

测试用输出端子，用于将存储在所述存储电路中的数据输出到外部；

所述测试电路在所述A/D转换电路的一定时间内或者一定输出次数的转换完成后，将存储在所述存储电路中的数据从测试用输出端子向外部输出。

14、根据权利要求13所述的半导体装置，其特征在于，

所述测试电路进一步包括理想值减法电路，用于从所述平均化电路的输出结果减去预先设置的理想值；

所述存储电路，代替所述平均化电路的输出结果存储所述理想值减法电路的输出。

15、根据权利要求14所述的半导体装置，其特征在于，

所述测试电路进一步包括判断电路，用于判断存储在所述存储电路中的所述理想值减法电路的输出是否在假定的范围内；

所述测试电路从所述测试用输出端子向外部输出所述判断电路的判断结果。

16、根据权利要求15所述的半导体装置，其特征在于，

所述测试电路内不包括存储电路；

所述理想值减法电路的输出直接输入到所述判断电路；

所述判断电路，判断所述直接输入的所述理想值减法电路的输出是否在假定的范围内。

17、根据权利要求14所述的半导体装置，其特征在于，所述平均化电路、所述存储电路、所述理想值减法电路工作的周期，与所述A/D转换电路的时钟周期相同。

18、根据权利要求13所述的半导体装置，其特征在于，该装置进一步包括输出信号切换电路；

所述测试用输出端子，与在一般工作时输出规定信号的通常工作用输出端子共用。

19、根据权利要求14所述的半导体装置，其特征在于，所述平均化电路、所述存储电路、所述理想值减法电路工作的周期，比所述A/D转换电路的时钟周期慢，是所述A/D转换电路的时钟周期的整数倍。

20、根据权利要求14所述的半导体装置，其特征在于，所述平均化电路、所述存储电路、所述理想值减法电路的工作时钟，由所述半导体装置内置的振荡器生成。

21、根据权利要求14所述的半导体装置，其特征在于，所述平均化电路、所述存储电路、所述理想值减法电路的工作时钟，由所述半导体装置内部的PLL电路，对从所述半导体装置外部提供的信号进行倍频所生成。

22、根据权利要求14所述的半导体装置，其特征在于，该装置进一步包括相位调整电路，用于调整所述A/D转换电路的时钟周期和所述平均化电路、所述存储电路、所述理想值减法电路工作的周期的相位。

23、根据权利要求13所述的半导体装置，其特征在于，该装置进一步包括控制信号生成电路，用于从所述A/D转换电路的输入信号的模拟信号生成所述平均化电路、所述存储电路的复位控制信号、开始控制信号、结束控制信号的一个或者任意两个以上的控制信号。

24、一种半导体装置，其特征在于，该装置包括：

A/D转换电路；

数字处理电路，用于根据所述A/D转换电路的转换结果进行处理；

测试电路，用于测试所述A/D转换电路的转换结果的非线性误差INLE；

其中，所述测试电路包括：

加法电路，用于对所述A/D转换电路的一定时间内或者一定输出次数的转换结果进行加法运算；

存储电路，用于存储所述加法电路的输出结果；

测试用输出端子，用于向外部输出存储在所述存储电路中的数据；

所述测试电路在所述A/D转换电路的一定时间内或者一定输出次数的转换完成后，将存储在所述存储电路中的数据从测试用输出端子向外部输出。

25、根据权利要求24所述的半导体装置，其特征在于，

所述测试电路进一步包括理想值减法电路，用于从所述加法电路的输出结果减去预先设置的理想值；

所述存储电路，代替所述加法电路的输出结果存储所述理想值减法电路的输出。

26、根据权利要求25所述的半导体装置，其特征在于，

所述测试电路进一步包括判断电路，用于判断存储在所述存储电路中的所述理想值减法电路的输出是否在假定的范围内；

所述测试电路从所述测试用输出端子向外部输出所述判断电路的判断结果。

27、根据权利要求26所述的半导体装置，其特征在于，

所述测试电路内不包括存储电路；

所述理想值减法电路的输出直接输入到所述判断电路；

所述判断电路，判断所述直接输入的所述理想值减法电路的输出是否在假定的范围内。

28、根据权利要求25所述的半导体装置，其特征在于，所述加法电路、所述存储电路、所述理想值减法电路工作的周期，与所述A/D转换电路的时钟周期相同。

29、根据权利要求24所述的半导体装置，其特征在于，该装置进一步包括输出信号切换电路；

所述测试用输出端子，与一般工作时输出规定信号的一般工作用输出端子共用。

30、根据权利要求25所述的半导体装置，其特征在于，所述加法电路、所述存储电路、所述理想值减法电路工作的周期，比所述A/D转换电路的时钟周期慢，是所述A/D转换电路的时钟周期的整数倍。

31、根据权利要求25所述的半导体装置，其特征在于，所述加法电路、所述存储电路、所述理想值减法电路的工作时钟，由所述半导体装置内置的振荡器生成。

32、根据权利要求25所述的半导体装置，其特征在于，所述加法电路、所述存储电路、所述理想值减法电路的工作时钟，由所述半导体装置内部的PLL电路，对从所述半导体装置外部提供的信号进行倍频所生成。

33、根据权利要求25所述的半导体装置，其特征在于，该装置进一步包括相位调整电路，用于调整所述A/D转换电路的时钟周期和所述加法电路、所述存储电路、所述理想值减法电路工作的周期的相位。

34、根据权利要求24所述的半导体装置，其特征在于，该装置进一步包括控制信号生成电路，用于从所述A/D转换电路的输入信号的模拟信号生成所述加法电路、所述存储电路的复位控制信号、开始控制信号、结束控制信号的一个或者任意两个以上的控制信号。

Images