CN101127529B - 模/数转换器、锁相环内建式自我测试电路及测量方法 - Google Patents
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Abstract
一种内建式自我测试电路，可同时适用于模/数转换器与锁相环的测试，包括可控制的延迟电路、与非门、除法电路、或非门以及充放电电路。本发名把时钟宽度转成电压信号，再用模/数转换器把结果输出测量。所创新发明之处为利用延迟消去的方式，让时钟的抖动量较为敏感，可大幅提高测量的精确度。另外，本发明亦包括锁相环的抖动测量试流程与模/数转换器重要规格的测试流程，利用可控制的延迟电路来校正因工艺飘移而造成的测试误差，可避免测试的结果会因工艺飘移而造成误判。
Description
技术领域
本发明涉及一种电路，特别是涉及一种可同时适用于测量模/数转换器的差动非线性误差、整合非线性误差与时钟信号的周期性抖动量的内建式自我测试电路。此时钟信号通常为振荡器或锁相环的输出。
背景技术
锁相环(Phase Look Loop，PLL)电路广泛地应用于频率合成、时序校正、时钟分配以及相位解调等。这些应用通常使用于例如光纤链接(tical fiberlink)、无线电话以及计算机等。锁相环电路的时序变异可对锁相环电路的效能以及使用锁相环电路的应用程序造成不利的影响，例如周期性抖动量(Period Jitter)。因此，对现今高速的应用而言，精确地且具有成本效益地测量这样的时序变异或周期性抖动量是必要的。
参考美国专利第6937106号，图1A是显示传统测量抖动量的内建式自我测试电路(Built-in Self Test，BIST)，利用时间到数字电路(Time-to-Digital Converter)2来测量抖动量，其前级分频器(1/n Divider)1是为了使待测信号的抖动量规则性加大，以提高测试的精确度。图1B是时间到数字电路2的详细电路图。图1A所示的电路的测试分辨率会受到图1B的组件延迟大小的限制，因此对未经分频器的待测信号的测试分辨率并不高。
图2是显示另一种用于测量抖动量的传统内建式自我测试电路20，包括控制信号产生器21、周期至电压转换器22以及模/数转换器23。控制信号产生器21是根据一测试信号T而产生两个输出信号Q1与Q2来控制周期至电压转换器22对比较器26的电容24充电的时间。电荷增压电路(charge pump)25将充电时间转为电压储存在电容24上。接下来，模/数转换器23将此负载电压转换为数字值。内建式自我测试电路20的输出值根据模/数转换器23的分辨率而有所不同。
通过图2所示的内建式自我测试电路20来测量锁相环的抖动量，若欲得到高精确度(precision)的测试结果，则必需搭配高分辨率(resolution)的模/数转换器23。再者，非理想的模/数转换器23可能会造成测量上的误差。
发明内容
有鉴于此，本发明提供一种新的内建式自我测试电路，可同时适用于模/数转换器与锁相环的测试，包括可控制的延迟电路、运算逻辑以及充放电电路。可控制的延迟电路具有用于接收测试信号的第一输入端，并根据第一控制信号调整测试信号的延迟量而由第一输出端输出延迟信号。运算逻辑是用待测信号与延迟信号的运算，产生二者差异量的时钟宽度，再利用此时钟宽度控制充放电电路，输出充放电信号至模/数转换器，以测量时钟宽度的大小。现有技术(图2)的做法因时钟宽度大，而影响测量的精确度。本发明仅量待测信号与延迟信号差异量的时钟宽度，可大幅改善精确度。另外，充放电电路做成可调整式，同时适用于模/数转换器与锁相环的测试。而工艺变异可利用可控制的延迟电路，校正其延迟量，使得测量出来的结果不受工艺变异的影响。
再者，本发明提供一种模/数转换器的测量方法，适用于测试信号以及模/数转换器，包括：延迟测试信号而得到延迟信号，其中，延迟信号与测试信号具有一既定延迟量；根据测试信号以及延迟信号得到充放电信号；输入充放电信号至模/数转换器；调整测试信号的周期以及既定延迟量而由模/数转换器的输出取得不同电平的输出码；根据各输出码在一既定时间内出现的比例得到各输出码所对应的码周期；根据一RC曲线以及各码周期得到各输出码所对应的码电压；根据规格的定义，就可求得模/数转换器的差动非线性误差(Differential Non-Linearity，DNL)与整合非线性误差(IntegralNon-Linearity，INL)。
再者，本发明提供一种时钟信号抖动量的测量方法，适用于震荡器或锁相环，包括：延迟测试信号而得到延迟信号，其中，延迟信号与测试信号具有一既定延迟量；根据测试信号以及延迟信号得到一充放电信号；输入充放电信号至模/数转换器；调整测试信号的周期以及既定延迟量而由模/数转换器的输出取得不同电平的输出码；根据之前校正好的可控制的延迟电路的延迟时间与模/数转换器的特性，就可得到所对应的码周期；根据此RC曲线以及码周期得到各输出码所对应的码电压；以及根据各输出码所发生的机率、各码周期以及测试信号的周期，按规格的定义，即可得到周期性抖动量。
附图说明
图1A是显示传统测量抖动量的内建式自我测试电路的示意图。
图1B是显示时间转数字电路的示意图。
图2是显示传统用于测量抖动量的内建式自我测试架构。
图3A是显示根据本发明实施例所述的内建式自我测试电路。
图3B是显示根据本发明实施例所述的内建式自我测试电路的电路运作波形图。
图4是显示测试模/数转换器的效能(静态特性)的流程图。
图5是显示在各种工艺变化下压降与RC曲线之间的关系图。
图6是显示相邻输出码在一既定取样次数内出现的频率。
图7是显示测试锁相环的周期性抖动量的流程图。
附图符号说明
2-时间/数字转换器 21-控制信号产生器
20、30-内建式自我测试电路
22-周期至电压转换器 24、363-电容
23、31-模/数转换器
25-电荷增压电路 26-比较器
32-可控制的延迟电路 321-输入端
322-输出端 323、324、342-反相器
33-与非门 1、38-分频器
34-除法电路 341-D型反相器
35-或非门 36-充放电电路
361-P型晶体管 362-N型晶体管
37、39-多路复用器 Φ1、Φ2-周期信号
VSS-接地点 A、T-测试信号
ADCin-充放电信号 C-第一逻辑信号
D-第二逻辑信号 K-标准电路输出信号
N1-节点 Q-周期延长信号
Q’-反相周期延长信号 Q1、Q2-输出信号
R1-参考时钟信号 R2-锁相环输出信号
S1、S2、S3-控制信号 S4-分频控制信号
VDD-电压源
具体实施方式
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合附图，作详细说明如下。
实施例：
图3A是显示根据本发明实施例所述的内建式自我测试电路30，适用于测试模/数转换器31的效能以及锁相环的周期性抖动量。内建式自我测试电路30包括可控制的延迟电路32、与非门33、除法电路34、或非门35以及充放电电路36。
可控制的延迟电路32具有用于接收测试信号A的第一输入端321。可控制的延迟电路32根据第一控制信号S1调整测试信号A的延迟量，而由第一输出端322输出延迟信号B。与非门33用于接收测试信号A以及延迟信号B，并执行与非逻辑运算而输出第一逻辑信号C。除法电路34耦接于第一输入端321，用于增加测试信号A的周期而输出周期延长信号Q以及反相周期延长信号Q’。或非门35用于接收周期延长信号Q以及第一逻辑信号C，并执行或非逻辑运算而输出第二逻辑信号D。充放电电路36是根据反相周期延长信号Q’以及第二逻辑信号D而输出充放电信号ADCin至模/数转换器31。
可控制的延迟电路32包括串接的两个反相器323以及324。除法电路34包括D型触发器341以及反相器342。D型触发器341用于接收反相周期延长信号Q’以及测试信号A而输出上述周期延长信号Q。耦接至D型触发器的反相器342用于接收周期延长信号Q而输出反相周期延长信号Q’。充放电电路36包括P型晶体管361、N型晶体管362以及电容363。P型晶体管361具有用于接收反相周期延长信号Q’的第一栅极，耦接至电压源VDD的第一漏极，以及耦接至节点N1的第一源极。N型晶体管362具有用于接收第二逻辑信号D的第二栅极，耦接至节点N1的第二源极，耦接至接地点VSS的第二漏极。电容363耦接于节点N1与接地点VSS之间。
如图3A所示，根据本发明实施例所述的内建式自我测试电路30更包括第一多路复用器37以及分频器38。第一多路复用器37根据第二控制信号S2输出一理想参考时钟信号(ideal reference clock)R1以及锁相环输出信号R2的一者。分频器38用于将第一多路复用器37的输出信号根据分频控制信号S4分频而产生测试信号A。此原理与现有技术相同，因而可提高测量抖动量的精确度。在此实施例中，当第二控制信号S2为0时(相当于数字/模拟转换器测试模式)第一多路复用器37输出一理想参考时钟信号R1，而当第二控制信号S2为1时(相当于锁相环测试模式)第一多路复用器37输出锁相环输出信号R2。
如图3A所示，根据本发明实施例所述的内建式自我测试电路30更包括第二多路复用器39。第二多路复用器39根据第三控制信号S3而将充放电信号ADCin以及标准电路输出信号K的一者输入至模/数转换器31。在此实施例中，当第三控制信号S3为0时(相当于标准模式)第二多路复用器39的输出是充放电信号ADCin，而当第三控制信号S3为1时(相当于测试模式)第二多路复用器37的输出是标准电路输出信号K。
图3B是显示根据本发明实施例所述的内建式自我测试电路的电路运作波形图，其中，测试信号A为原待测的时钟信号，延迟信号B为经过可控制的延迟电路32后的时钟信号，本发明是利用内部逻辑的控制，以得到待测信号扣除一定延迟量后的时钟信号C，此延迟量恰为可控制的延迟电路的延迟量。除法电路34将原待测信号倍频，可达到半周期执行充电pre-charge，另半周期执行抖动量估计evaluation。在完成充电pre-charge后，我们会在ADC量到最大值(此处假设是16位，FFFF)，而此电路利用第一逻辑信号C放电，我们就可量到抖动量Jitter1，第二次充电pre-charge后再测量，又就可量到抖动量Jitter2，以此类推。
图4是显示使用内建式自我测试电路30来测试模/数转换器31的静态特性(static characteristics)的流程图400。本发明实施例是以3位的模/数转换器31为例。
首先，在测试模/数转换器31的静态特性之前，必须根据内建式自我测试电路30的架构，仿真在各种工艺变化下压降与RC曲线之间的关系图(参照图5)(S41)。对一集成电路(integrated circuit，IC)执行多点测量而得到一RC值RCx，并从图5中挑选最接近RCx的曲线(S42)。在本发明实施例中是以曲线RC2为例。值得一提的是，工艺的变化只会影响每个IC挑选不同的RC曲线，并不会影响此方式的测量结果。
接下来，将第三控制信号S3设定为1，第二控制信号S2设定为0，分频控制信号S4设定为1(S43)。必须注意的是，在模/数转换器模式时，分频控制信号S4仅用于将理想参考时钟信号R1传送(bypass)至可控制的延迟电路32。此时，测试信号A是理想参考时钟信号R1。根据调整不同的测试信号A的周期以及第一控制信号S1的值，可在模/数转换器31的输出取得不同电平的输出码(code)(000-111)。图6是显示根据相邻输出码(码i与码i+1)在一既定取样次数内出现的机率得到各输出码所对应的码周期(Ti)(S44)。根据本发明实施例，以周期为10ns的测试信号A测量100次，得到码2出现10次、码3出现40次、码4出现40次，且码5出现10次时，即可得到码3所对应的码周期T3为10ns。根据各码周期(T0-T7)以及曲线RC2得到各输出码(000-111)所对应的码电压(V0-V7)(S45)。根据各输出码所对应的码电压得到模/数转换器31的静态规格差动非线性以及整合非线性(S46)。差动非线性的计算公式为
其中LSB(Least Significant Bit)是
整合非线性的计算公式为
图7是显示通过内建式自我测试电路30对符合模/数转换器31静态特性的设计规格的IC测试锁相环的周期性抖动量的流程图700。
首先，将第三控制信号S3设定为1，第二控制信号S2设定为1，分频控制信号S4设定为1(S71).接下来，挑选与RC2具有倍数关系的RC曲线(S72).必须注意的是，在测试锁相环的周期性抖动量时以挑选RC值较小的RC曲线为较佳(例如挑选RC值为1/10*RC2的RC曲线)，以取得较高的敏感度.在本发明实施例中是以曲线RC3为例.根据码周期T0-T7以及测试信号A所得到的第一控制信号S1的平均值设定第一控制信号S1(S73).
当模/数转换器31的输出端无法测量到所有的输出码(0-7)时，挑选RC值较曲线RC3更小的RC曲线，直到模/数转换器31的输出端可测量到所有的输出码(0-7)。当无法再降低RC值时，则增大分频控制信号S4的值，直到模/数转换器31的输出端可测量到所有的输出码(0-7)(S77)。当模/数转换器31的输出端可测量到所有的输出码(0-7)时，根据曲线RC3以及各码电压(V0-V7)得到各码所对应的码周期(T0-T7)(S74)。
根据各输出码在一既定取样次数内出现的频率得到各输出码所发生的机率Pi(S75)。根据测试信号A的周期(T)、各码所对应的周期(Ti)以及各输出码所发生的机率Pi而得到锁相环的周期性抖动量(S76)。计算周期性抖动量(Period Jitter)的公式如下：
本发明是将测试信号A的周期转换为电压，再利用模/数转换器31将电压转换为数为信号输出。测试信号A的周期越大放电时间越久，模/数转换器31的输出端所测得的数字输出值就越小。本发明是通过测试模/数转换器31的特征曲线校正第一控制信号S1的值，以较准确的测量锁相环的周期性抖动量。再者，通过本发明的内建式自我测试电路30亦可大幅改善单纯使用模/数转换器31测量方法的精确度。
本发明虽以较佳实施例揭露如上，然其并非用于限定本发明的范围，任何熟习此项技艺者，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视本发明的申请专利范围所界定者为准。
Claims (15)
1.一种内建式自我测试电路，适用于一模/数转换器，包括：
一可控制的延迟电路，具有一第一输入端，用于接收一测试信号，并根据一第一控制信号调整上述测试信号的延迟量而由一第一输出端输出一延迟信号；
一与非门，用于接收上述测试信号以及延迟信号，并执行与非逻辑运算而输出一第一逻辑信号；
一除法电路，耦接于上述第一输入端，用于增加上述测试信号的周期而输出一周期延长信号以及一反相周期延长信号；
一或非门，用于接收上述周期延长信号以及第一逻辑信号，并执行或非逻辑运算而输出一第二逻辑信号；以及
一充放电电路，用于根据上述反相周期延长信号以及第二逻辑信号而输出一充放电信号至上述模/数转换器。
2.如权利要求1所述的内建式自我测试电路，更包括一分频器，在一锁相环测试模式时，用于将一锁相环的输出信号根据一分频控制信号分频而产生上述测试信号。
3.如权利要求1所述的内建式自我测试电路，其中，上述可控制的延迟电路通过数字方式输入而调整上述延迟信号的延迟量。
4.如权利要求3所述的内建式自我测试电路，其中，上述可控制的延迟电路包括串接的两个反相器。
5.如权利要求1所述的内建式自我测试电路，其中，上述可控制的延迟电路用于校正因工艺飘移所造成的测量误差。
6.如权利要求1所述的内建式自我测试电路，其中，上述除法电路包括：
一D型触发器，用于接收上述反相周期延长信号以及测试信号而输出上述周期延长信号；以及
一反相器，耦接至上述D型触发器，用于接收上述周期延长信号而输出上述反相周期延长信号。
7.如权利要求1所述的内建式自我测试电路，其中，上述充放电电路包括：
一P型晶体管，具有用于接收上述反相周期延长信号的一第一栅极，耦接至一电压源的一第一漏极，耦接至一节点的一第一源极；
一N型晶体管，具有用于接收上述第二逻辑信号的一第二栅极，耦接至上述节点的一第二源极，耦接至一接地点的一第二漏极；以及
一电容，耦接于上述节点与接地点之间。
8.一种模/数转换器的测量方法，适用于一测试信号以及一模/数转换器，包括：
延迟上述测试信号而得到一延迟信号，其中，上述延迟信号与上述测试信号具有一既定延迟量；
根据上述测试信号以及延迟信号得到一充放电信号；
输入上述充放电信号至上述模/数转换器；
调整上述测试信号的周期以及上述既定延迟量而由上述模/数转换器的输出取得不同电平的输出码；
根据相邻输出码在一既定取样次数内出现的频率得到各输出码所对应的码周期；以及
根据一RC曲线以及各码周期得到各输出码所对应的码电压；
其中，上述各输出码所对应的差动非线性误差根据相邻电平的输出码的码电压的差而得到。
9.如权利要求8所述的模/数转换器的测量方法，其中，上述测试信号在一模/数转换器测试模式时为一时钟信号。
10.如权利要求8所述的模/数转换器的测量方法，其中，上述各输出码所对应的码周期根据相邻电平的输出码出现的比例决定上述各输出码的码周期。
11.如权利要求8所述的模/数转换器的测量方法，其中，上述RC曲线为可调整的。
12.一种抖动量的测量方法，适用于一测试信号以及一模/数转换器，包括：
延迟上述测试信号而得到一延迟信号，其中，上述延迟信号与上述测试信号具有一既定延迟量；
根据上述测试信号以及延迟信号得到一充放电信号；
输入上述充放电信号至上述模/数转换器而在上述模/数转换器的输出取得不同电平的输出码；
取得各输出码所对应的码电压；
根据一RC曲线以及各码电压而得到各输出码所对应的码周期；
根据各输出码在一既定取样次数内出现的频率得到各输出码所发生的机率；以及
根据各输出码所发生的机率、各码周期以及测试信号的周期得到一抖动周期。
13.如权利要求12所述的抖动量的测量方法，其中，上述测试信号是根据一锁相环的输出信号根据一分频控制信号分频而产生。
14.如权利要求12所述的抖动量的测量方法，其中，上述RC曲线为可调整。
15.如权利要求12所述的抖动量的测量方法，其中，上述延迟信号是用于校正因工艺飘移所造成的测量误差。
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Legal Events
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