CN110069009A - 多通道时间数字转换器和光电探测装置 - Google Patents

Abstract

本申请实施例公开了多通道时间数字转换器和光电探测装置，该多通道时间数字转换器可以包括多个计时通道，并且每个计时通道均包括：第一输入端，其用于接收待测时间信号；第二输入端，其用于接收参考电压信号；第三输入端，其用于接收参考时钟信号；以及时间戳输出端，其用于输出通过根据参考电压信号和参考时钟信号对待测时间信号进行测量而得到的时间戳，其中，多个计时通道的第二输入端之间相互并联。通过利用本申请实施例提供的多通道时间数字转换器，可以减少所占用的芯片面积，提高时间测量精度。

Description

多通道时间数字转换器和光电探测装置

技术领域

本申请涉及集成电路技术领域，特别涉及一种多通道时间数字转换器和光电探测装置。

背景技术

本部分的描述仅提供与本申请公开相关的背景信息，而不构成现有技术。

时间数字转换器(TDC)可以广泛用于正电子发射断层成像技术(PET)和激光测距技术等技术领域中的光电信号的时间测量。在这些技术领域中，通常要求TDC的转换精度可以达到100ps或更小以保证光电探测器具有足够的灵敏度。然而，由于信号传输路径的长度以及寄生参数存在差异等因素，可能会引起待测量时间信号的时间信息在到达TDC之前就被恶化，所以现有技术中在制造光电探测器时通常采用将TDC与像素阵列集成于同一个芯片上，以减小信号传输路径对待测量时间信号的影响。

为了进一步提高光电探测器的空间分辨率，通常采用将单独的多个TDC并列排布，这导致TDC占用较大的芯片面积，影响光电探测器的有效探测面积、降低灵敏度，而且现有的高精度TDC的输入端口和输出端口较多，例如，如图1所示，TDC 610包括粗调谐电路610、细调谐电路620以及相位检测器630，其中，粗调谐电路610包括相互连接的第一数字控制振荡器611和第一计数电路612，细调谐电路620包括相互连接的第二数字控制振荡器621和第二计数电路622。该TDC 610包括以下端口：2个触发信号输入端、多位控制代码输入端、多位计数输出端，这些输入端和输出端以及对应的连接线将会占用较大的芯片面积，这可能会导致其难以与像素阵列集成在同一个芯片上，并且很可能会降低时间测量精度。

发明内容

本申请实施例的目的是提供一种多通道时间数字转换器和光电探测装置，以解决现有技术中存在的至少一个技术问题。

为了解决上述技术问题，本申请实施例提供了多通道时间数字转换器，其可以包括多个计时通道，并且每个所述计时通道均包括：

第一输入端，其用于接收待测时间信号；

第二输入端，其用于接收参考电压信号；

第三输入端，其用于接收参考时钟信号；以及

时间戳输出端，其用于输出通过根据所述参考电压信号和所述参考时钟信号对所述待测时间信号进行测量而得到的时间戳，

其中，多个所述计时通道的所述第二输入端之间相互并联。

可选地，每个所述计时通道均包括：

逻辑控制电路，其上设置有所述第一输入端和所述第三输入端，并且被配置为根据所接收的所述参考时钟信号产生与所接收的所述待测量时间信号对应的响应信号；

多个振荡器，其与所述第二输入端连接，并且被配置为根据从所述逻辑控制电路接收的多路触发信号而产生对应的多路振荡信号；

鉴相器，其被配置为比较多个所述振荡器所产生的多路所述振荡信号之间的相位关系，以确定出多路所述振荡信号的起始时间之间的差值；

计数电路，其被配置为根据从所述逻辑控制电路接收的控制信号对多个所述振荡器产生的多路所述振荡信号进行计数并且输出含有其计数数据的时间戳，

其中，所述响应信号包括多路所述触发信号、用于重置所述鉴相器的第一重置信号以及所述控制信号。

可选地，所述逻辑控制电路包括单稳态触发电路或逻辑门电路。

可选地，所述逻辑门电路包括相互连接的锁存器、多位计数器和组合逻辑电路。

可选地，所述锁存器包括：

所述第一输入端；

第一重置端，其与所述组合逻辑电路的第一输出端连接；

同相输出端和反相输出端，其中的一个输出端与多位计数器的第二重置端连接，并且另一个输出端与多个所述振荡器中的第一振荡器连接以向所述第一振荡器提供第一触发信号。

可选地，所述多位计数器上设置有所述第三输入端，并且其多个计数输出端中的至少一个与所述组合逻辑电路的计数输入端连接。

可选地，所述组合逻辑电路包括：

所述第一输出端，其与所述锁存器的第一重置端和所述鉴相器连接以向所述锁存器和所述鉴相器输出所述第一重置信号；

第二输出端，其与所述多个振荡器中的除了所述一个振荡器之外的剩余振荡器连接以向所述剩余振荡器提供第二触发信号，其中，所述第一触发信号和所述第二触发信号被包括在多路所述触发信号中；

第三输出端，其与所述计数电路连接以向所述计数电路输出所述控制信号。

可选地，所述第一输出端通过非门与所述第一重置端和所述鉴相器连接。

可选地，所述计数电路包括：

多个计数器，其与多个所述振荡器对应连接，并且被配置为对多个所述振荡器产生的多路所述振荡信号进行计数以及根据从所述逻辑控制电路接收的第二重置信号进行重置；

移位寄存器，其被配置为根据从所述逻辑控制电路接收的移位时钟信号和所述移位控制信号输出含有多个所述计数器的计数数据的时间戳，

其中，所述第二重置信号、所述移位时钟信号和所述移位控制信号被包括在所述控制信号中，并且均是由所述逻辑控制电路根据所述参考时钟信号来产生的。

可选地，当所述逻辑控制电路所记录的关于所述参考时钟信号的计数数据为除了第一预设数值之外的数值时，所述参考时钟信号与所述移位时钟信号相同。

可选地，当所述逻辑控制电路所记录的关于所述参考时钟信号的计数数据为第二预设数值时，所述第二重置信号为无效电平。

可选地，当所述逻辑控制电路所记录的关于所述参考时钟信号的计数数据在预设范围内时，所述移位控制信号为有效电平。

可选地，所述时间戳还包括开始指示位和/或校验指示位。

可选地，每个所述计时通道还包括振荡传输电路，其被配置为根据从多个所述振荡器接收的多路所述振荡信号以及从所述鉴相器接收的电信号产生对应的多路计数信号，并且将所产生的多路所述计数信号发送给所述计数电路。

可选地，当所述电信号为有效电平时，每路所述计数信号均为稳定电平信号；当所述电信号为无效电平时，每路所述计数信号均与对应的所述振荡信号一致。

可选地，所述多通道时间数字转换器还包括：

全局计数器，其被配置为接收所述参考时钟信号并产生对应的全局时钟计数，并且其时钟输入端与每个所述计时通道的所述第三输入端并联；和/或

电压产生电路，其被配置为接收所述参考时钟信号并产生所述参考电压信号，以控制每个所述计时通道中的多个所述振荡器所产生的多路所述振荡信号的起始时间之间的差值，并且其电压输出端与每个所述计时通道中的所述第二输入端连接，

其中，所述全局计数器的时钟输入端和所述电压产生电路的时钟输入端并联。

本申请实施例还提供了一种光电探测装置，该光电探测装置可以包括像素阵列和上述多通道时间数字转换器，并且所述多通道时间数字转换器可以设置在所述像素阵列的内部或其附近。

由以上本申请实施例提供的技术方案可见，本申请实施例通过将多通道时间数字转换器中的各个计时通道设计为仅包括三个输入端和一个时间戳输出端等端口并且所有计时通道的用于接收参考电压信号的第二输入端相互并联，这可以减少多通道时间数字转换器所占用的芯片面积，从而可以实现与像素阵列集成于同一个芯片中的目的，并且还可以降低系统复杂度。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1是现有技术中的一种TDC的结构示意图；

图2是本申请实施例提供的一种多通道时间数字转换器的结构示意图；

图3是多通道时间数字转换器中的一种计时通道的结构示意图；

图4是计时通道中的一种逻辑控制电路的结构示意图；

图5是计时通道中的另一种逻辑控制电路的结构示意图；

图6是计时通道中的一种振荡器的结构示意图；

图7是多通道时间数字转换器中的另一种计时通道的结构示意图；

图8是计时通道中的一种振荡传输电路的结构示意图；

图9是实际操作中所得到的与一个计时通道对应的时序图；

图10是本申请实施例提供的另一种多通道时间数字转换器的结构示意图；

图11是本申请实施例提供的另一种多通道时间数字转换器的结构示意图；

图12是本申请实施例提供的又一种多通道时间数字转换器的结构示意图；

图13是本申请实施例提供的一种光电探测装置的结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是用于解释说明本申请的一部分实施例，而不是全部的实施例，并不希望限制本申请的范围或权利要求书。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其它实施例，都应当属于本申请保护的范围。

需要说明的是，当元件被称为“设置在”另一个元件上，它可以直接设置在另一个元件上或者也可以存在居中的元件。当元件被称为“连接/耦合”至另一个元件，它可以是直接连接/耦合至另一个元件或者可能同时存在居中元件。本文所使用的术语“连接/耦合”可以包括电气和/或机械物理连接/耦合。本文所使用的术语“包括/包含”指特征、步骤或元件的存在，但并不排除一个或更多个其它特征、步骤或元件的存在或添加。本文所使用的术语“和/或”包括一个或多个相关所列项目的任意的和所有的组合。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述具体实施例的目的，而并不是旨在限制本申请。

另外，在本申请的描述中，术语“第一”、“第二”等仅用于描述目的和区别类似的对象，两者之间并不存在先后顺序，也不能理解为指示或暗示相对重要性。此外，在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。

此外，在本申请的描述中，术语“有效电平”可以是指低电平或高电平，其对应于低电平有效或高电平有效。相应地，术语“无效电平”可以是指高电平或低电平，其与“有效电平”相反。而且，可以根据实际情况来设置各个元件的有效电平和无效电平。

下面结合附图对本申请实施例所提供的多通道时间数字转换器和光电探测装置进行详细说明。

如图2所示，本申请实施例提供了一种多通道时间数字转换器1000，其可以包括多个计时通道100，每个计时通道100均可以被配置为独立地响应于各自所接收的待测时间信号而产生对应的时间戳，并且均可以包括以下端口：第一输入端I1，其用于接收待测时间信号；第二输入端I2，其用于接收参考电压信号，并且包括多个接口；第三输入端I3，其用于接收参考时钟信号；以及时间戳输出端TS，其用于输出通过根据参考电压信号和参考时钟信号对待测时间信号进行测量而得到的时间戳。该多通道时间数字转换器中的每个计时通道100的端口较少，这可以减少其所占用的芯片面积。而且，多个计时通道100的第二输入端之间相互并联，这可以减少布线所占用的芯片面积。

如图3所示，每个计时通道100均可以包括相互连接的逻辑控制电路110、多个振荡器120、鉴相器130和计数电路140。其中，逻辑控制电路110上可以设置有第一输入端I1和第三输入端I3或者与第一输入端I1和第三输入端I3连接，并且可以被配置为根据所接收的参考时钟信号产生与所接收的待测量时间信号对应的响应信号，该响应信号可以包括用于触发多个振荡器120的多路触发信号(例如，脉冲信号)、用于重置鉴相器130的第一重置信号以及用于控制计数电路140的控制信号等。多个振荡器120可以与第二输入端I2连接，并且被配置为根据从逻辑控制电路110接收的多路触发信号而产生对应的多路振荡信号。鉴相器130可以被配置为比较多个振荡器120所产生的多路振荡信号之间的相位关系以确定出多路振荡信号的起始时间之间的差值。计数电路140可以被配置为根据从逻辑控制电路110接收的控制信号对多个振荡器120产生的多路振荡信号进行计数并且输出含有其计数数据的时间戳。

根据鉴相器130所确定的多路振荡信号的起始时间之间的差值、计数电路140输出的时间戳并结合所获取的全局时钟计数，可以确定出该计时通道100测得的完整时间，并且可以获取任意两个计时通道的待测时间信号之间的时间差。

逻辑控制电路110可以是常见的单稳态触发电路，或者可以是包括相互连接的锁存器(例如，SR锁存器)1101、多位计数器1102和组合逻辑电路1103等的逻辑门电路，如图4和图5所示。其中，锁存器1101可以被配置为接收待测量时间信号并输出用于触发一个振荡器(例如，第一振荡器)120的第一触发信号；多位计数器1102可以受到锁存器1101的控制，并且被配置为在锁存器1101输出的第一触发信号为有效电平(例如，高电平)时对所接收的参考时钟信号进行计数，在锁存器1101输出的第一触发信号为无效电平时进行重置；组合逻辑电路1103可以根据多位计数器1103的计数状态而产生对应的输出信号，该输出信号可以包括用于触发多个振荡器120中的其它振荡器(例如，第二振荡器)的第二触发信号、用于重置鉴相器130和锁存器1101的第一重置信号、以及用于控制计数电路140的控制信号等，也可以包括其它信号。其中，第一触发信号、第二触发信号、第一重置信号和控制信号构成响应于待测时间信号而产生的响应信号，并且第一触发信号和第二触发信号被包括在多路触发信号中。需要说明的是，第二触发信号可以包括一路或多路信号，其具体数量可以根据振荡器120的数量来确定，而且在其包括多路信号时，每路信号可以为不同的电平。

锁存器1101可以包括SR锁存器，也可以包括由D锁存器构成的具有等同于SR锁存器的功能的逻辑电路。锁存器1101可以包括接收待测时间信号的第一输入端I1、用于接收重置输入的第一重置端R1、同相输出端Q以及反相输出端其中，同相输出端Q和反相输出端中的一个(例如，同相输出端Q)可以与第一振荡器120连接，另一个(例如，反相输出端)可以与多位计数器1102的第二重置端R2连接。而且，在锁存器1101处于稳定状态时，同相输出端Q和反相输出端的电平状态相反，即，当同相输出端Q输出高电平时，反相输出端输出低电平，或反之亦然。需要说明的是，锁存器1101仅在接收到待测时间信号的上升沿或下降沿时才会改变状态，而在未接收到待测时间信号的上升沿或下降沿之前，锁存器1101可以保持当前状态，即处于稳定状态。

多位计数器1102可以包括接收参考时钟信号的第三输入端I3、用于接收重置输入的第二重置端R2和多个计数输出端(例如，Q₀、Q₁、Q₂、Q₃……Q_n-1，n为大于1的正整数)。多位计数器1102可以是多位二进制计数器、多位十进制计数器或多位其它进制的计数器，也可以是多位环形计数器或移位寄存器型计数器等，但不限于此。

多位计数器1102的逻辑功能如下：当第二重置端R2为高电平或低电平有效时，多位计数器1102处于初始计数状态，并且其多个计数输出端按照预设进制产生对应的输出信号(例如，0…000，其中，0可以代表高电平或低电平)；当第二重置端R2为低电平时，第三输入端I3每接收到一个参考时钟信号的上升沿或下降沿，多位计数器1102按照预设计数方式(例如，递加或递减的方式)在当前计数状态(例如，初始计数状态)下开始计数，并且多个计数输出端产生对应的输出信号(例如，0…001)。需要说明的是，初始计数状态可以为0…000，也可以为1…111，还可以为其它任意计数状态。预设进制与多位计数器1102的类型有关，例如，其可以是二进制、十进制等。

组合逻辑电路1103可以包括与多位计数器1102的至少一个计数输出端连接的计数输入端。组合逻辑电路1103的计数输入端与多位计数器1102的计数输出端之间的连接数以及连接方式可以根据所需要产生的脉冲信号(即，第一触发信号)的宽度来确定。优选地，计数输入端与计数输出端数量相同，并且二者全部对应连接。组合逻辑电路1103还可以包括：第一输出端O1，其可以与锁存器1101的第一重置端R1和鉴相器130连接以向锁存器1101和鉴相器130输出第一重置信号，其可以与第一重置端R1和鉴相器130直接连接，如图4所示，也可以通过非门与第一重置端R1和鉴相器130间接连接，如图5所示；第二输出端O2，其与多个振荡器120中的剩余振荡器连接以向剩余振荡器提供第二触发信号，其可以包括多个接口以分别与对应的振荡器连接，或者其可以是多个；第三输出端O3，其与计数电路140连接以向计数电路140输出控制信号，并且其也可以是多个。

以多个振荡器120包括两个振荡器(即，第一振荡器和第二振荡器)为例，可以按照以下逻辑功能来构造组合逻辑电路1103：当通过计数输入端输入的计数数据(即，多位计数器1102的输出信号所对应的数值)为第一预设数值(例如，0)时，输出的第二触发信号为无效电平(例如，低电平)，当所输入的计数数据不为第一预设数值(例如，0)(即，为除了第一预设数值之外的数值)时，输出的第二触发信号为有效电平(例如，高电平)；当所输入的计数数据在预设范围(例如，28～31)内或者为第二预设数值(例如，2ⁿ，n为大于1的正整数)时，输出的控制信号为有效电平(例如，高电平)，相反地，当所输入的计数数据不在预设范围(例如，28～31)内或者不为第二预设数值(例如，2ⁿ，其可以与第一预设数值相同或不同)时，输出的控制信号为无效电平(例如，低电平)；当所输入的计数数据未达到多位计数器1102的计数上限(即，2ⁿ+1)之前，输出的第一重置信号保持为低电平，当通过计数输入端输入的计数数据达到多位计数器1102的计数上限时，输出的第一重置信号跳变为高电平。

多个振荡器120可以分别与第二输入端I2中的对应接口连接，并且优选地，可以包括两个振荡器(例如，第一振荡器和第二振荡器)。而且，每个振荡器120均可以由压控延迟单元和与非门构成，如图6所示，或者也可以由压控反向延迟单元和与门构成，其中，压控延迟单元和压控反向延迟单元可以采用现有技术中的相关器件来制作，例如，压控反向延迟单元可以由采用4个晶体管的电流受控反相器构成。每个振荡器120的工作原理如下：当所接收的触发信号为有效电平(例如，高电平)时，振荡器120输出为振荡脉冲的振荡信号，并且其振荡周期可以受到所接收的参考电压信号的控制；当触发信号为无效电平(例如，低电平)时，振荡器120输出为稳定电平信号的振荡信号，例如，高电平信号或低电平信号。需要说明的是，这里的触发信号可以是指上述第一触发信号或第二触发信号。

鉴相器130可以与逻辑控制电路110(具体地，其中的组合逻辑电路的第一输出端O1)和多个振荡器120连接，并且可以被配置为在逻辑控制电路110的控制下比较多个振荡器120产生的多路振荡信号之间的相位关系(例如，相位一致、相位超前或相位滞后等)。具体地，针对多个振荡器120包括第一振荡器和第二振荡器这两个振荡器的情况，当从逻辑控制电路110接收的第一重置信号为无效电平时，鉴相器130可以比较第一振荡器产生的振荡信号的相位与第二振荡器产生的振荡信号的相位是否一致或者二者相位的超前/滞后关系是否改变，如果这两路振荡信号的相位一致或者超前/滞后关系改变，则可以确定出这两路振荡信号的起始时间之间的差值，即，两个振荡器开始振荡的时间之差。针对多个振荡器120包括更多个(例如，m个，m为大于2的正整数)振荡器的情况，鉴相器130可以依次比较这m个振荡器产生的m路振荡信号中的先后接收的每两路振荡信号的相位是否一致或者其相位的超前/滞后关系是否改变，从而确定出这m路振荡信号的起始时间之间的差值。例如，鉴相器130可以比较第一振荡器和第二振荡器产生的两路振荡信号的相位是否一致或者其相位的超前/滞后关系是否改变，以确定出这两路振荡信号的起始时间之间的差值；然后可以比较第二振荡器和第三振荡器产生的两路振荡信号的相位是否一致或者其相位的超前/滞后关系是否改变，以确定出这两路振荡信号的起始时间之间的差值，以此类推，直至确定出第m-1振荡器和第m振荡器产生的两路振荡信号的起始时间之间的差值。另外，当从逻辑控制电路110接收的第一重置信号为有效电平时，鉴相器130输出的电信号为无效电平；当第一重置信号为无效电平时，其为有效电平。

计数电路140可以包括多个计数器1401和移位寄存器1402。其中，每个计数器1401均可以是多位计数器，并且可以分别与对应的振荡器120连接。多个计数器1401可以被配置为对多个振荡器120产生的多路振荡信号进行计数并根据从逻辑控制电路110接收的第二重置信号进行重置。具体地，每当接收到对应的振荡信号的有效边沿(即，上升沿或下降沿)时，计数器1401可以按照预设计数方式(例如，递加或递减的方式)在当前计数状态(例如，初始计数状态)下进行计数，例如，将初始计数加1，并且将其当前计数状态所对应的计数数据(即，前一触发事件所对应的计数数据，例如，初始计数)发送给移位寄存器1402。如果在计数的过程中从逻辑控制电路110接收到第二重置信号(即，用于重置计数器1401的信号，其包括在控制信号中)并且该第二重置信号为无效电平，则计数器1401继续进行计数，并且将对应的计数数据发送给移位寄存器，如果该第二重置信号为有效电平，则计数器1401进行重置以恢复至其初始计数状态，并且重新开始计数。需要说明的是，触发事件可以是指触发信号从有效电平跳变为无效电平的过程中振荡器120产生振荡信号的事件。

移位寄存器1402可以用于接收多个计数器1401发送的计数数据以及逻辑控制电路110发送的移位时钟信号和移位控制信号，并且根据所接收的移位时钟信号和移位控制信号输出含有计数数据的时间戳。其中，第二重置信号、移位时钟信号和移位控制信号均被包括在控制信号中，并且可以是逻辑控制电路110根据参考时钟信号来产生的。而且，可以根据逻辑控制电路110所记录的关于参考时钟信号的计数数据(具体地，输入到组合逻辑电路1103的计数数据)是否为第二预设数值来确定第二重置信号是否为有效电平。例如，当该计数数据不为第二预设数值时，第二重置信号为有效电平；当该计数数据为第二预设数值时，第二重置信号为无效电平。当逻辑控制电路110产生的第一触发信号或第二触发信号为有效电平(也即，当逻辑控制电路110所记录的关于参考时钟信号的计数数据为除了第一预设数值之外的数值时)时，逻辑控制电路110可以将参考时钟信号作为移位时钟信号，也就是说，移位时钟信号与参考时钟信号相同。当逻辑控制电路110所记录的关于参考时钟信号的计数数据(即，输入到组合逻辑电路的计数数据)在预设范围内时，移位控制信号为有效电平，当该计数数据不在预设范围时，移位控制信号为无效电平。

移位寄存器1402的工作原理如下：当从逻辑控制电路110接收的移位时钟信号为无效电平时，移位寄存器1402保持当前数据状态，并输出为稳定电平信号的时间戳；当移位时钟信号为有效电平且移位控制信号也为有效电平时，移位寄存器1402将所接收的各个计数器1401的计数数据在移位时钟信号的有效边沿向一端移位，将被移出移位寄存器1402的计数数据以及预置的开始标示位(即，用于标记时间戳开始有效输出的位)作为时间戳向外部输出；当移位时钟信号为有效电平、移位控制信号为无效电平时，移位寄存器1402可以保存所接收的计数数据以及预置的开始标示位和校验标示位(即，用于校验时间戳的有效性的位)。移位寄存器1402输出的时间戳一般可以包含各个计数器1401的计数数据，也还可以包含开始标示位和/或校验标示位。

根据移位寄存器1402输出的时间戳中的开始标示位并结合所获得的全局时钟计数，可以得到粗时间，而根据鉴相器130所确定的多路振荡信号的起始时间之间的差值以及移位寄存器1402输出的时间戳中的各个计数数据可以获得细时间，结合粗时间和细时间，可以获得该计时通道100测得的完整时间。关于如何根据粗时间和细时间来确定出待测时间信号的完整时间，可以参照现有技术中的方法，在此不再赘叙。

在本申请的另一实施例中，如图7所示，每个计时通道还可以包括振荡传输电路135，其可以与多个振荡器120、鉴相器130和计数电路140连接。振荡传输电路135可以由与门构成，如图8所示。另外，振荡传输电路135可以被配置为根据所接收的多路振荡信号以及鉴相器130产生的电信号产生分别与多路振荡信号对应的多路计数信号，并且将所产生的多路计数信号发送给计数电路140中的多个计数器1401。而且，当鉴相器130产生的电信号为有效电平时，振荡传输电路135产生的多路计数信号均为稳定电平信号，此时多个计数器1401停止计数；当该电信号为无效电平时，振荡传输电路135产生的多路计数信号分别与多路振荡信号一致，此时多个计数器1401分别对多路计数信号进行计数。振荡传输电路135可以起到开关的作用，从而可以对多个计数器1401的计数操作进行有效控制。

下面以具体实例来说明一个计时通道的工作原理及所输出的时间戳。

以多个振荡器包括第一振荡器和第二振荡器并且多个计数器包括第一计数器和第二计数器为例，并且参考时钟信号的上升沿为有效边沿，其周期为10ns，则该计时通道的时序图如图9所示。当该计时通道处于初始状态时，待测时间信号为低电平，第一触发信号、第二触发信号和两路振荡信号均为低电平，第一重置信号、第二重置信号均为高电平，鉴相器产生的电信号为高电平，第一计数器的第一计数数据和第二计数器的第二计数数据均为0，移位时钟信号保持为低电平，移位控制信号为高电平，输出的时间戳为低电平。当待测时间信号为有效电平(即，低电平)时，其带有时间信息的边沿为下降沿，待测时间信号的下降沿将使第一触发信号为有效电平(即，高电平)，并保持预设宽度，如330ns，并且第一振荡器在第一参考电压信号的控制下以第一振荡周期(T_s)开始振荡，直至第一触发信号变为低电平(该过程称为一次“触发事件”)，然后振荡传输电路根据第一振荡器输出的第一振荡信号产生对应的计数信号，第一计数器对该计数信号进行计数，第一计数数据随之改变。当待测时间信号的下降沿后参考时钟信号处于上升沿时，第二触发信号为有效电平(即，高电平)，并保持与第一计数信号一致的预设宽度，并且第二振荡器在第二参考电压信号的控制下以第二振荡周期(T_f)开始振荡，直至第二触发信号变为低电平，其中，第二振荡周期可以略小于第一振荡周期，这两个振荡器产生的两路振荡信号的起始时间之间的差值(T_diff＝T_s-T_f)为该计时通道的最小计时精度，然后振荡传输电路根据第二振荡器输出的振荡信号而产生对应的计数信号，第二计数器对该计数信号进行计数，第二计数数据随之改变。当鉴相器检测到这两路振荡信号的相位一致或超前/滞后关系改变时，电信号为有效电平(即，低电平)，振荡传输电路产生稳定电平信号，对应的第一计数器和第二计数器不再计数，保持当前的第一计数数据和第二计数数据。当第二触发信号为有效电平时，移位时钟信号处于有效状态，移位时钟信号跟随参考时钟信号变化，在第二触发信号为有效电平期间的前280ns内，移位控制信号为无效电平，此时移位寄存器向外部输出待测时间信号的上一个下降沿的时间戳，在第二触发信号为有效电平期间的280ns至320ns，移位控制信号为有效电平，此时移位寄存器保存该待测时间信号的下降沿的时间以及预置的开始标示位和校验标示位以作为时间戳，并且将在下次待测时间信号为有效电平时向外部输出该时间戳。在移位控制信号不再为有效电平后，如在第二触发信号为有效电平期间的最后10ns，第一重置信号和第二重置信号为有效电平，第一计数数据和第二计数数据均重置为0，电信号重置为高电平，则该计时通道被重置为初始状态并等待待测时间信号的下一个下降沿。

该计时通道所输出的时间戳的格式可以为“2位开始标示位+8位第二计数数据+4位校验指示位+8位第一计数数据”，其中，开始标示位为“11”，校验标示位为“1111”。也就是说，当检测到某一计时通道从低电平状态开始连续输出2个时钟周期的高电平时，判定开始输出一个时间戳，并且将从第3个时钟周期至第10个时钟周期的电平状态读出为第二计数数据C₂，然后检验从第11个时钟周期至第14个时钟周期的电平，如果其为高电平，则验证该时间戳有效，并且将从第15个时钟周期至第22个时钟周期的电平状态读出为第一计数数据C₁。因此，在图9中，第一计数数据C₁为“00011110”(即，30)，第二计数数据C₂为“00011101”(即，29)。

时间戳中的第一计数数据与第二计数数据可以用于计算待测时间信号的下降沿的细时间：T_fine＝T_diff*C₂+T_s*(C₁-C₂)，例如，根据图9中的时间戳可以计算出细时间：T_fine＝0.02*29+2*(30-29)＝2.580ns。另外，开始标示位在第一位的周期内所对应的全局时间计数C₀可以用于计算待测时间信号的粗时间：T_coarse＝C₀*T_ref(T_ref为参考时钟信号的周期)。待测时间信号的完整时间的测量结果为：T＝T_coarse-T_fine。因此，基于全局时间计数和每一个计时通道的时间戳，可以获取每一个计时通道对应的待测时间信号相对于参考时钟信号的时间，并且可以获取任意两个计时通道的待测时间信号的时间差。

在本申请的另一实施例中，如图10所示，该多通道时间数字转换器1000还可以包括全局计数器200，其可以被配置为接收参考时钟信号并产生对应的全局时钟计数，并且可以包括用于接收参考时钟信号的时钟输入端和用于输出全局时钟计数的计数输出端，并且其时钟输入端与每个计时通道100的第三输入端并联。

本实施例通过针对所有计时通道设置一个全局计数器，而不是针对每个计时通道都设置一个全局计数器，这可以减少所占用的芯片面积，并且还可以降低成本。

在本申请的另一实施例中，如图11所示，该多通道时间数字转换器1000还可以包括电压产生电路300，其可以被配置为接收参考时钟信号并产生参考电压以控制每个计时通道100中的多个振荡器120所产生的多路振荡信号的起始时间之间的差值，并且可以包括用于接收参考时钟信号的时钟输入端和用于向每个计时通道100输出参考电压的电压输出端。该电压输出端可以包括多个接口，这些接口可以分别与每个计时通道100中的第二输入端中的多个接口连接，以向多个振荡器120提供参考电压。另外，电压产生电路300的时钟输入端可以与每个计时通道100的第三输入端并联。

电压产生电路300可以由延迟锁相环(DLL)或锁相环(PLL)构成，或者也可以采用模拟分压电路。

在本申请的另一实施例中，如图12所示，该多通道时间数字转换器1000还可以包括图10中的全局计数器200和图11中的电压产生电路300。

通过上述描述可以看出，本申请实施例通过将多通道时间数字转换器中的各个计时通道设计为仅包括三个输入端和一个时间戳输出端等端口并且所有计时通道的用于接收参考电压信号的第二输入端相互并联，这可以减少多通道时间数字转换器所占用的芯片面积，从而可以实现与像素阵列集成于同一个芯片中的目的，并且还可以降低系统复杂度。另外，每个计时通道测量一个待测时间信号相对于参考时钟信号的时间，而不是测量两个待测时间信号的时间差，这可以实现较大动态范围的高精度时间测量，而且还可以获得多个计时通道的相对时间关系。另外，每个计时通道中的逻辑控制电路可以完全由逻辑门电路构成，这可以简化电路结构，并且可以减少单个计时通道所占用的芯片面积，进一步实现集成于光电探测器的像素阵列之中。此外，每个计时通道通过利用移位寄存器可以在当前触发事件结束时保存计数数据，并且同时以时间戳的形式输出上一触发事件的计数数据，这可以使计时通道仅需一个端口来输出细时间，并且利用时间戳开始标示位标记全局时间计数，这可以实现粗时间信息传递，从而提高时间测量精度。因此，利用本申请实施例不仅可以保证时间测量的信息完整性，而且可以基于此以及在计时通道测量频率不变的基础上降低多通道时间数字转换器的布线复杂程度。

本申请实施例还提供了一种光电探测装置，如图13所示，该光电探测装置可以包括上面实施例中描述的多通道时间数字转换器1000以及像素阵列2000，并且多通道时间数字转换器1000可以设置在像素阵列2000的内部或其外侧，例如，其外侧边上，二者可以集成于同一个芯片上。该像素阵列2000可以包括一个或多个像素。关于像素阵列的描述可以参照现有技术，在此不再赘叙。

通过利用该光电探测装置，可以提高有效感光面积，从而可以提高系统灵敏度。

上述实施例阐明的装置、模块、单元等，具体可以由芯片和/或实体(例如，分立元件)实现，或者由具有某种功能的产品来实现。为了描述的方便，描述以上装置时以功能分为各种单元分别描述。当然，在实施本申请实施例时可以把各单元的功能集成在同一个或多个芯片中实现。

虽然本申请提供了如上述实施例或附图所述的部件，但基于常规或者无需创造性的劳动在所述装置中可以包括更多或者更少的部件。本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其它实施例的不同之处。

上述实施例是为便于该技术领域的普通技术人员能够理解和使用本申请而描述的。熟悉本领域技术的人员显然可以容易地对这些实施例做出各种修改，并把在此说明的一般原理应用到其它实施例中而不必经过创造性的劳动。因此，本申请不限于上述实施例，本领域技术人员根据本申请的揭示，不脱离本申请范畴所做出的改进和修改都应该在本申请的保护范围之内。

Claims (17)

1.一种多通道时间数字转换器，其特征在于，所述多通道时间数字转换器包括多个计时通道，并且每个所述计时通道均包括：

第一输入端，其用于接收待测时间信号；

第二输入端，其用于接收参考电压信号；

第三输入端，其用于接收参考时钟信号；以及

时间戳输出端，其用于输出通过根据所述参考电压信号和所述参考时钟信号对所述待测时间信号进行测量而得到的时间戳，

其中，多个所述计时通道的所述第二输入端之间相互并联。

2.根据权利要求1所述的多通道时间数字转换器，其特征在于，每个所述计时通道均包括：

逻辑控制电路，其上设置有所述第一输入端和所述第三输入端，并且被配置为根据所接收的所述参考时钟信号产生与所接收的所述待测量时间信号对应的响应信号；

多个振荡器，其与所述第二输入端连接，并且被配置为根据从所述逻辑控制电路接收的多路触发信号而产生对应的多路振荡信号；

鉴相器，其被配置为比较多个所述振荡器所产生的多路所述振荡信号之间的相位关系，以确定出多路所述振荡信号的起始时间之间的差值；

计数电路，其被配置为根据从所述逻辑控制电路接收的控制信号对多个所述振荡器产生的多路所述振荡信号进行计数并且输出含有其计数数据的时间戳，

其中，所述响应信号包括多路所述触发信号、用于重置所述鉴相器的第一重置信号以及所述控制信号。

3.根据权利要求2所述的多通道时间数字转换器，其特征在于，所述逻辑控制电路包括单稳态触发电路或逻辑门电路。

4.根据权利要求3所述的多通道时间数字转换器，其特征在于，所述逻辑门电路包括相互连接的锁存器、多位计数器和组合逻辑电路。

5.根据权利要求4所述的多通道时间数字转换器，其特征在于，所述锁存器包括：

所述第一输入端；

第一重置端，其与所述组合逻辑电路的第一输出端连接；

同相输出端和反相输出端，其中的一个输出端与所述多位计数器的第二重置端连接，并且另一个输出端与多个所述振荡器中的第一振荡器连接以向所述第一振荡器提供第一触发信号。

6.根据权利要求5所述的多通道时间数字转换器，其特征在于，所述多位计数器上设置有所述第三输入端，并且其多个计数输出端中的至少一个与所述组合逻辑电路的计数输入端连接。

7.根据权利要求5所述的多通道时间数字转换器，其特征在于，所述组合逻辑电路包括：

所述第一输出端，其与所述锁存器的第一重置端和所述鉴相器连接以向所述锁存器和所述鉴相器输出所述第一重置信号；

第二输出端，其与所述多个振荡器中的除了所述第一振荡器之外的剩余振荡器连接以向所述剩余振荡器提供第二触发信号，其中，所述第一触发信号和所述第二触发信号被包括在多路所述触发信号中；

第三输出端，其与所述计数电路连接以向所述计数电路输出所述控制信号。

8.根据权利要求7所述的多通道时间数字转换器，其特征在于，所述第一输出端通过非门与所述第一重置端和所述鉴相器连接。

9.根据权利要求2所述的多通道时间数字转换器，其特征在于，所述计数电路包括：

多个计数器，其与多个所述振荡器对应连接，并且被配置为对多个所述振荡器产生的多路所述振荡信号进行计数并根据从所述逻辑控制电路接收的第二重置信号进行重置；

移位寄存器，其被配置为根据从所述逻辑控制电路接收的移位时钟信号和所述移位控制信号输出含有多个所述计数器的计数数据的时间戳，

其中，所述第二重置信号、所述移位时钟信号和所述移位控制信号被包括在所述控制信号中，并且均是由所述逻辑控制电路根据所述参考时钟信号来产生的。

10.根据权利要求9所述的多通道时间数字转换器，其特征在于，当所述逻辑控制电路所记录的关于所述参考时钟信号的计数数据为除了第一预设数值之外的数值时，所述参考时钟信号与所述移位时钟信号相同。

11.根据权利要求9所述的多通道时间数字转换器，其特征在于，当所述逻辑控制电路所记录的关于所述参考时钟信号的计数数据为第二预设数值时，所述第二重置信号为无效电平。

12.根据权利要求9所述的多通道时间数字转换器，其特征在于，当所述逻辑控制电路所记录的关于所述参考时钟信号的计数数据在预设范围内时，所述移位控制信号为有效电平。

13.根据权利要求9所述的多通道时间数字转换器，其特征在于，所述时间戳还包括预置的开始指示位和/或校验指示位。

14.根据权利要求2所述的多通道时间数字转换器，其特征在于，每个所述计时通道还包括振荡传输电路，其被配置为根据从多个所述振荡器接收的多路所述振荡信号以及从所述鉴相器接收的电信号产生对应的多路计数信号，并且将所产生的多路所述计数信号发送给所述计数电路。

15.根据权利要求14所述的多通道时间数字转换器，其特征在于，当所述电信号为有效电平时，每路所述计数信号均为稳定电平信号；当所述电信号为无效电平时，每路所述计数信号均与对应的所述振荡信号一致。

16.根据权利要求1所述的多通道时间数字转换器，其特征在于，所述多通道时间数字转换器还包括：

全局计数器，其被配置为接收所述参考时钟信号并产生对应的全局时钟计数，并且其时钟输入端与每个所述计时通道的所述第三输入端并联；和/或

电压产生电路，其被配置为接收所述参考时钟信号并产生所述参考电压信号，以控制每个所述计时通道中的多个所述振荡器所产生的多路所述振荡信号的起始时间之间的差值，并且其电压输出端与每个所述计时通道中的所述第二输入端连接，

其中，所述全局计数器的时钟输入端和所述电压产生电路的时钟输入端并联。

17.一种光电探测装置，其特征在于，所述光电探测装置包括像素阵列和权利要求1-16任一项所述的多通道时间数字转换器，并且所述多通道时间数字转换器设置在所述像素阵列的内部或其外侧。