FI105617B - Kaksikertoiminen laskupiiri - Google Patents

Kaksikertoiminen laskupiiri Download PDF

Info

Publication number
FI105617B
FI105617B FI914166A FI914166A FI105617B FI 105617 B FI105617 B FI 105617B FI 914166 A FI914166 A FI 914166A FI 914166 A FI914166 A FI 914166A FI 105617 B FI105617 B FI 105617B
Authority
FI
Finland
Prior art keywords
output
counter
value
comparator
gate
Prior art date
Application number
FI914166A
Other languages
English (en)
Swedish (sv)
Other versions
FI914166A0 (fi
FI914166A (fi
Inventor
Paul W Dent
Original Assignee
Ericsson Ge Mobile Comm Holdin
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ericsson Ge Mobile Comm Holdin filed Critical Ericsson Ge Mobile Comm Holdin
Publication of FI914166A0 publication Critical patent/FI914166A0/fi
Publication of FI914166A publication Critical patent/FI914166A/fi
Application granted granted Critical
Publication of FI105617B publication Critical patent/FI105617B/fi

Links

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H03L7/193Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number the frequency divider/counter comprising a commutable pre-divider, e.g. a two modulus divider
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K23/00Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/64Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
    • H03K23/66Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
    • H03K23/667Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by switching the base during a counting cycle

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Manipulation Of Pulses (AREA)

Description

105617
Kaksikertoiminen laskupiiri
Esillä oleva keksintö kohdistuu yleisesti digitaalisessa taajuussynteti-saattorissa käytettävään ohjelmoitavaan jakajaan. Keksintö kohdistuu erityisesti 5 kaksoismodulolaskuriin, joka on sopiva ohjaamaan ohjelmoitavaa laskuria, ja vielä erityisemin patenttivaatimuksen 1 johdannon mukaiseen jakajapiiriin ja patenttivaatimuksen 10 johdannon mukaiseen menetelmään digitaalisen laskurin käyttämiseksi.
Digitaalisissa taajuussyntetisaattoreissa tarvitaan muuttuvaa jakajaa, 10 joka laskee tietyn taajuisen ottosignaalin jaksot kunnes on kertynyt ennalta määrätty lukumäärä laskuja. Laskun kokon viitataan tavallisesti kirjaimella N. Kun N laskua on kerätty, muuttuva jakaja palautetaan aloittamaan jakso jälleen. On toivottavaa, että laskujen lukumäärä N on muuttuva, jotta se voidaan ohjelmoida ennen kutakin laskua ohjausoton avulla.
15 Kun N on suuri ja laskurin toimintataajuuden on oltava korkea, voi esiintyä teknisiä vaikeuksia rakennettaessa moniasteista suuritaajuista muuttuva jakajaa. Tunnetussa tekniikassa ongelma voitetaan tavallisesti käyttämällä kiinteää suuritaajuista M-jakoastetta ennen muuttuvaa N-jakoastetta. Tämä ratkaisu ei ole aina toivottava, koska kokonaisjakotekijä voi olla vain M:n monikerta.
20 Digitaalisen taajuussyntetisaattorin sovellutuksessa on tavallisesti toi vottavaa kyetä ohjelmoimaan kokonaisjakotekijät T.n askelin tai lisäyksin. Askeleet liittyvät siten syntetisaattorin taajuusresoluutioon tai taajuusaskeleen kokoon. , Jos jakaja on ohjelmoitavissa vain M:n askelin, ovat käytettävissä olevat taa-
« I I
. .·. juusaskeleet suhteellisen karkeita ja tekijän M määrittämiä.
25 Toinen ongelman lähestymistapa on aloittaa suuritaajuisella jakaja- • · a.' asteella tai esiskaalaimella samalla säilyttäen kyvyn ohjelmoida jakajan laskujak- son pituus 1:n askelin. Tämä järjestely sallii esiskaalaimen muuttamisen jakosuh- teiden R ja R+1 välillä.
• ·· * : Kaksoissuhde-esiskaalaimella, jonka jakosuhteet ovat 10 ja 11, on 30 esimerkiksi mahdollista suorittaa jako 157:llä.
Luku 157 voidaan ilmaista yhtälöllä 7x11 +(15-7)x10.
Esiskaalain ohjataan ensin jakamaan luvulla 11, ja pienempi taajuinen . jakoaste asetetaan laskemaan 7 esiskaalaimen antopulssia. Kun 7 esiskaalaimen antopulssia on laskettu, esiskaalain asetetaan jakamaan 10:llä. Pienitaajuinen ja-’ ·; · ’ 35 kaja-aste asetetaan sen jälkeen jakamaan 8 esiskaalaimen antopulssia. Kun tämä lasku on saatettu päätökseen, on yhteensä 7x11+8x10=157 ottopulssia syötetty 105617 2 esi-skaalaimen ottoon. Jakso aloitetaan sen jälkeen uudestaan. Tulee huomata, että lukujen aikaansaamiseksi 1:n askelin, täytyy niiden kertojen lukumäärä, jolloin esiskaalain jakaa luvulla 11, ohjelmoida välille 0...9 ja lukujen 10 lukumäärä kokonaisluvussa ei saa olla pienempi kuin 9. Tämä suhde asettaa alarajan R(R-1) 5 vastaavalle lukualueelle, joka voidaan saavuttaa kahden suhteen esiskaalaimella, jonka suhteet ovat R ja R+1.
Yleisimmin käytetty menetelmä laskea kaksi eri lukua esiskaalaimen antopulsseja, N1 ja N2, samalla kun esiskaalain jakaa vastaavasti suhteilla R1 ja R2, on käyttää kahta erillistä pienitaajuista alaspäinlaskuria, jotka esiasetetaan 10 vastaavasti arvoihin N1 ja N1 + N2. Esimerkiksi jako luvulla 157 esiskaalaimen 10/11 avulla voidaan saavuttaa esiasettamalla toinen jakaja arvoon N=7 ja toinen arvoon N1+N2=15. Esiskaalain tulee silloin ensin asettaa jakamaan R1(11):llä, samalla kun molemmat pienitaajuiset laskurit laskevat alaspäin esiskaalaimen antopulsseja. Kun N1-laskuri saavuttaa nollan seitsemän esiskaalaimen anto-15 pulssin jälkeen, esiskaalaimen tulee kytkeä ja jakaa 10:llä, ja N2-laskurin jatkaa laskemista alaspäin vielä 8 esiskaalaimen antopulssia, kunnes se saavuttaa nollan, saattaen jakson siten päätökseen. Tällä järjestelmällä on se etu, että haluttu jakoluku on yksinkertaisesti ilmaistu arvoina, joihin N1- ja N2-laskurit voidaan esi-asettaa. Tällä järjestelmällä on haittana se, että tarvitaan kaksi muuttuvaa jakajaa 20 ja se, että tehonkulutus kasvaa molempien jakajien toimiessa. Lisääntynyt tehonkulutus on merkittävä haitta paristolla toimivalle laitteistolle.
Amerikkalaisessa patenttijulkaisussa US 4053739 esitetään yksi . muuttuva jakaja, joka on vaihtoehtoisesti ohjelmoitu arvolla N1, kun esiskaalain i a · . jakaa arvoilla R1, tai arvolla N2, kun esiskaalain jakaa arvolla R2. Tällä laitteella 25 on s© etu, että yksi muuttuva jakaja riittää. Valitettavasti esitetty järjestely sisältää • · ylimääräistä monimutkaista piiristöä monilinjaisen kytkimen muodossa. Monilinjai-··". nen kytkin valitsee vaihtoehtoisesti bittejä, jotka vastaavat arvoja N1 ja N2 yhden muuttuvan jakajan esiasettamiseksi. Vaikka tämä ylimääräinen piiristö toimii pie-: nemmällä tehonkulutuksella kuin piiri, jossa on kaksi muuttuvaa jakajaa, se silti 30 vaatii oleellisesti saman määrän piiristöä integroituna piirinä toteutettuna.
:”//· Siten on olemassa tarve laskurille ohjelmoitavaa jakajaa varten, joka ·***: voi rekisteröidä sekä laskut N1 ja N2 ilman, että ne tuodaan vaihtoehtoisesti las- kurille. Tämä järjestely eliminoisi monimutkaisen monilinjaisen kytkimen tarpeen.
Tähän päämäärään päästään keksinnön mukaisella jakajapiirillä, jolle « t '·;* 35 on tunnusomaista se, mitä on esitetty patenttivaatimuksen 1 tunnusmerkkiosassa, • · • · · • · · • t 105617 3 ja menetelmällä, jolle on tunnusomaista patenttivaatimuksen 10 tunnusmerkki-osan tunnusmerkit.
Ohjelmoitava jakaja on vasteellinen kaksoismodulolaskurille. Kaksois-modulolaskuri sisältää esiladattavan binäärilaskurin, vertailijan ja logiikkaveräjiä, 5 jotka kehittävät valintasignaaleja ohjelmoitavan jakajan ohjaamiseksi. Esiladattava laskuri ladataan arvolla N1. Laskuri laskee ennalta määrättyyn väliarvoon, kuten nollaan, ja kehittää antosignaalin. Laskuri jatkaa sen jälkeen kunnes se saavuttaa toisen arvon N2. Vertailija vertaa laskurin antoa arvoon N2, joka on ladattu vertai-lijaan. Kun binaarilaskuri saavuttaa arvon N2, vertailija kehittää toisen annon, joka 10 syötetään logiikkaveräjiin. Logiikkaveräjät kehittävät valintasignaaleja, jotka saavat ohjelmoitavan jakajan jakamaan ottosignaalin jakosuhteilla R1 tai R2. Esillä olevan keksinnön ensimmäisessä suoritusmuodossa binäärilaskuri on alaspäin-laskuri. Esillä olevan keksinnön toisessa suoritusmuodossa binäärilaskuri on ylöspäinlaskuri. Esillä olevan keksinnön mukaista kaksoismodulolaskuria voidaan 15 myös käyttää ohjaamaan useampaa kuin yhtä ohjelmoitavaa jakajaa. Esillä oleva keksintö on erityisen sopiva käytettäväksi sen tyyppisessä digitaalisessa taajuus-syntetisaattorissa, jossa on vaihelukittu silmukka.
Kuvio 1 esittää lohkokaaviona esillä olevan keksinnön ensimmäistä suoritusmuotoa, jossa on binäärinen alaspäinlaskuri.
20 Kuvio 2 esittää lohkokaaviona esillä olevan keksinnön toista suoritus muotoa, jossa on binäärinen ylöspäinlaskuri.
Kuvio 3 esittää lohkokaaviona esillä olevan keksinnön mukaista kak- . ; ’: soismodulolaskuria, joka ohjaa kahta ohjelmoitavaa jakajaa.
«· » . Kuvio 4 esittää lohkokaaviona muuttuvaa jakajaa käyttävää vaihelu- 25 kittua silmukkaa.
• · . Kuvio 1 esittää esillä olevan keksinnön ensimmäistä suoritusmuotoa.
• · ·
Ensimmäisessä suoritusmuodossa esitetään kaksoismodulolaskuri, jossa on binäärinen alaspäinlaskuri 12, joka on ladattu laskusekvenssin alussa arvolla N1.
« · · *·' ’ Siinä on esiskaalain 11, joka voi jakaa suhteilla R1 tai R2. Esiskaalaimen 11 an- 30 topulssit pienentävät alaspäinlaskuria 12 kunnes alaspäinlaskuri saavuttaa arvon * · · nolla. Kun alaspäinlaskuri 12 saavuttaa nollan, se kehittää antopulssin, joka asettaa salvan 14. Salvan 12 asettaminen saa esiskaalaimen 11 kytkemään ; vaihtoehtoiselle jakosuhteelleen R2. Esiskaalaimen 11 antopulssit jatkavat alas- • · · päinlaskurin 12 pienentämistä kunnes vertailija 13 ilmaisee, että se on saavutta-35 nut arvoa -N2 vastaavan tilan. Kun vertailija 13 ilmaisee arvon -N2, salpa on jo v.· asetettu, ja JA-veräjän 15 molemmat otot sallitaan. JA-veräjä 15 kehittää silloin • · • · • · · 105617 4 antosignaalin, joka ajastetaan D-tyyppiseen kiikkuun 16 seuraavalla esiskaalai-men antopulssilla. Salpa 14 palautetaan sen jälkeen, ja alaspäinlaskuri 12 voidaan ladata uudelleen arvolla N1, esiskaalaimen 11 aloittaessa uudelleen jakamaan jakosuhteella R1.
5 Koska JA-veräjän 15 otot eivät ole enää sallittuja, salvan 14 ollessa palautettu, häviää JA-veräjän 15 antosignaali ja tämä tila siirtyy D-tyypin kiikkuun 16 seuraavalla esiskaalaimen 11 antopulssilla. Alaspäinlaskurin 12 esiasetuksen ohjaussignaali poistetaan jättäen sen ladatuksi arvolla N1 ja valmiiksi seuraavaa laskusekvenssiä varten. Laskusekvenssissä olevien esiskaalaimen antopulssien 10 kokonaislukumäärä ilmaistaan siten yhtälöllä NTot=(N1+1)R1+(N2+1)R2. Halutun arvon NTOt saavuttamiseksi on tarpeen vähentää ylimääräinen arvo R1+R2 halutusta luvusta. Esimerkiksi jos R1 =11 ja R2=10, ja halutaan kokonaisjakojakson pituudeksi 170, vähennetään 10+11=21 ensin luvusta 170, jolloin saadaan arvo 149. Silloin N1:n tulee olla 9 ja N2=14-9=5. Jotta N2 ei saisi mahdottomia negatii-15 visia arvoja, täytyy halutun laskun N tyydyttää seuraavat yhtälöt: INT {(N-R1 -R2)/R2} > | N-R1-R21 rz INT {(N-R1 -R2)/R1} > | N-R1-R21 „i
Lauseke INT (x) merkitsee x:n kokonaislukuosaa, esimerkiksi jos x = 5,3667, niin INT(x) = 5. Tämä on lauseke edellä selostetulle alarajalle vastaavas-20 sa lukualueessa, jota voidaan säätää käyttäen esillä olevaan keksintöön liittyviä kaksoissuhde-esiskaalaimia.
Kuviossa 1 esitetyssä piirissä ei ole asetettu mitään rajoituksia N1:n ja . N2:n suhteellisille suuruuksille. Vertailijan 13 sanan pituus on sama kuin laskuris- * * * . .·. sa 12 oleva kokonaisluku. Arvojen N alueen kattaminen 1:n askelin ilman rakoja 25 vaatii kuitenkin vain sen, että N1+1 saa arvoja väliltä 1 ja R1-1, eli N modulo R1:n • · vähiten merkitsevän numeron alueella. Koska tämä alue on usein paljon lyhyempi **'*. kuin laskurin 12 kokonaispituus, voidaan vertailijan 13 sanan pituutta edullisesti ],/ pienentää. Vertailijan 13 sanan pituuden pienentäminen voidaan saavuttaa käyt- « · · *·* * täen ylöspäinlaskuria.
30 Viitaten nyt kuvioon 2 esitetään esillä olevan keksinnön toinen suori- • · · tusmuoto, jossa käytetään ylöspäinlaskuria. Esillä olevan keksinnön toisessa suo-·"*: ritusmuodossa on esiladattava binäärinen ylöspäinlaskuri 22, joka on vasteelleen ; ’·. esiskaalaimen 21 annolle. Esiskaalain 21 kykenee jakamaan jakosuhteilla R1 tai R2. Ylöspäinlaskuri 22 on aluksi esiasetettu arvoon -N1, kun taas esiskaalain 21 *·;·* 35 on aluksi asetettu jakamaan R1:llä. Esiskaalaimen 21 antopulssit lisäävät laskuria v.: 22 kunnes laskurin anto muodostuu kokonaan loogisista ykkösistä. Kun ylös- • · · • · • · •«* 105617 5 päinlaskurin 22 anto muodostuu kokonaan loogisista ykkösistä sen sijaan, että se muodostuisi kokonaan loogisista nollista, voidaan anto ilmaista nopeammin.
Kun kaikki loogiset ykköset on ilmaistu asetetaan salpa 24, mikä saa esiskaalaimen kytkemään jakamisen tapahtuvaksi suhteella R2. Jos N2 on yhtä 5 suuri kuin 111 ..1, aikaansaa L-bittinen vertailija 23 antosignaalin JA-veräjään 25. JA-veräjä 25 kehittää antosignaalin. Muussa tapauksessa L-bittinen vertailija 23 kehittää antosignaalin vielä yhden esiskaalaimesta 21 tulevan antopulssin jälkeen, jos N2=0, vielä kahden antopulssin jälkeen, jos N2=1, jne. Välittömästi seu-raavalla esiskaalaimen antopulssilla JA-veräjän 25 anto ajastetaan D-tyyppiseen 10 kiikkuun 26, mikä aikaansaa salvan 24 palautuksen. Esiskaalain 21 palaa jakamaan R1:llä, ja ylöspäinlaskuri ladataan uudelleen arvolla -N1. Koska salvan palauttaminen poistaa yhden JA-veräjän 25 sallintaotoista, tulee JA-veräjän annoksi 0. Tämä anto siirretään D-tyypin kiikkuun 26 seuraavalla esiskaalaimen antopulssilla, siten poistaen uudelleen latauksen ohjaussignaalin ylöspäinlaskurilta 22 ja 15 jättäen sen tilaan -N1 sekä jättäen sen valmiiksi koko jakson toistamista varten.
Esiskaalaimen ottokellopulssien kokonaislukumäärä kuvion 2 piirin kokonaiselle jakojaksolle määritellään yhtälöllä N=N1xR1+(N2+2)xR2. Tulee kuitenkin huomata, että arvoa N2=-1 käsitellään oikein piirillä siten, että N2:n katsotaan kattavan arvot -1, 0, +1 ... 2**L-2. Arvo N2' määritetään yhtälöllä N2-N2+1 ja se 20 kattaa arvot 0 ... 2L-1. Arvo N määritetään yhtälöllä N=N1xR1+N2'xR2+R2. Arvot N1 ja N2' voidaan laskea seuraavasti: (1) Vähennä ylimäärä R2 arvosta N arvon N' saamiseksi, (2) laske N2' jäännöksenä kun N' jaetaan R1:llä, (3) laske N1 lau- . sekkeen NVR1-N2' kokonaislukuosana, ja (4) syötä N2=N2'-1 L-bittiseen vertaili- • · · . jaan 23 ja N1 jakajan laskurin 22 esilatauksen ottoon. Nämä toimenpiteet voidaan 25 suorittaa yksinkertaisemmin, jos arvo R1 on kahden potenssi.
• · . Viitaten seuraavaksi kuvioon 3, lohkokaaviossa esitetään useita oh- • · · * jelmoitavia jakajia tai esiskaalaimia 30, 31, joita ohjataan esillä olevan keksinnön ],.* mukaisella kaksoismodulolaskurilla. Kahta digitaalista vertailijaa 35, 36 käytetään ’·* * tutkimaan päälaskurin 37 vähiten merkitsevien L-bittien tilaa. Laskettuaan ylös- 30 päin arvosta -N1 tilaan, jossa on pelkkiä loogisia ykkösiä, ilmaisevat vertailijat 35, • · · 36 puolestaan sen, milloin päälaskurin 37 vähiten merkitsevistä biteistä tulee yhtä ·*": suuria kuin N2 ja sen jälkeen kuin arvo N3. Nämä tapahtumat saavat puolestaan ; j·. esiskaalaimet 30 ja 31 jakamaan vastaavasti niiden vaihtoehtoisilla suhteilla.
• #
Oletetaan esimerkiksi, että esiskaalaimella 31 on käytettävissä suhteet 35 10 ja 11, kun taas esiskaalaimella 30 on käytettävissä suhteet 9 ja 10. Olettaen, v.: että kiikut 38, 39 ja 40 ovat palautustilassa, molemmat esiskaalaimet 30, 31 aika- I M * · • · I · · 105617 6 vat jakamaan 10:llä. Laskuri 37 laskee silloin ylöspäin arvosta -N1 kunnes sen annossa on pelkästään loogisia ykkösiä. Salpa 38 tulee silloin asetetuksi, mikä saa esiskaalaimen 31 jakamaan arvolla 11. Laskuri 37 jatkaa laskemista ylöspäin kunnes vertailija 36 ilmaisee tilan, joka vastaa arvoa N2. Jos salpa 38 on myös 5 asetettu, ovat JA-veräjän 41 molemmat otot sallittuja ja salpa 39 on asetettu. Tämä saa esiskaalaimen 30 aloittamaan jakamisen 9:llä esiskaalaimen 31 jatkaessa jakamista arvolla 11. Laskuri 37 jatkaa laskemista kunnes vertailija 35 ilmaisee bittitilan, joka vastaa arvoa N3. Tässä kohdin, jos salpa 39 on jo asetettu, molemmat JA-veräjän 42 otot ovat sallittuja ja esiskaalaimen 31 seuraavalla antopulssilla 10 JA-veräjän 42 antosignaali ajastetaan kiikkuun 40, mikä saa salpojen 38, 39 palauttamisen ja päälaskurin 37 uudelleen latauksen lähtötilaan N1. Esiskaalaimet 30, 31 ovat nyt jälleen niiden alkuperäisessä 10:llä jakavassa tilassa, ja JA-veräjän 42 otot eivät ole enää sallittuja. Yhden tai useamman esiskaalaimesta 31 tulevan pulssin jälkeen JA-veräjästä 42 tuleva nolla-signaali siirretään kiikkuun 15 40, joka poistaa palautushan sekä jättää laskurin 37 tilaan -N1 ja valmiiksi aloit taan uuden jakson.
Jakson kokonaispituus ottokellosignaalin Fc antopulssien termein voidaan ilmaista seuraavalla yhtälöllä: 20 N=100N1+110(N2+1 )+99( |N3-N21+1) missä N3-N2 :n itseisarvo vastaa moduloa 2**L, missä L on vertailijoiden 35, 36 . tutkimien laskurin 37 vähiten merkitsevien bittien lukumäärä. Arvo N3'määritetään
Ml . yhtälöllä N3- | N3-N21. N:n arvo voidaan siten määrittää seuraavalla yhtälöllä:
If· 25 V N=100(N1 +N2)+110(N2+1 )+10N2-N3’+209
(•M
],.* Haluttu lasku voidaan tuottaa seuraavalla tavalla, (1) vähennä ylimää- « · « ’·* * rä 209 halutusta laskusta, jolloin saadaan N’, (2) pyöristä N1 ylöspäin seuraavaan 30 10:n monikertaan, jota kutsutaan N":ksi, (3) aseta N3' arvoon (N"-N'), (4) aseta N2 arvon N" kymmenten numeroon, ja (5) aseta N1 arvon N'-N2 satojen numeroon. "*: Oletetaan esimerkiksi, että N=1568. Silloin N'=1568-209=1359. N"=1360. N3'=N"- • N'=1. N2=6 (N":n kymmenten numero). N1=13-N2=7 (satojen numero N"-N2).
« t *
Koska N2 vähennetään N”:n satojen luvusta ja N":n arvo ulottuu aina 9:ään, ei Ί*’ 35 N":n satojen luku voi olla pienempi kuin 9. Siksi vastaavan lukualueen alaraja on v.: luokkaa 900/(209-9)=1100. Tämä on suuruudeltaan luokkaa pienempi kuin ala- « · • · * *
I» I
105617 7 raja 9900, jota käytettäisiin kaksisuhteiselle esiskaalaimelle, jonka suhteet ovat 100 ja 101. Yleisesti ottaen edullinen tapa saavuttaa luokkaa R**2 oleva kokonaislaajuuden pienennys ottosignaalista Fc pienitaajuisen jakajan ottoon on käyttää kahta esiskaalainta, joiden suhteet ovat vastaavasti (R, R+1) ja (R, R-1).
5 Esillä olevan keksinnön periaatteita voidaan laajentaa lisäämällä tar peen mukaan ylimääräisiä vertailijoita. Vertailijoiden ei tarvitse olla sanan pituudeltaan ja biteiltään samoja, eikä niiden ohjaamien esiskaalaimien tarvitse olla erillisiä. Kuvion 3 kahta esiskaalainta 30, 31 voidaan käsitellä myös yhtenä piirinä, jossa kolme tai useampia jakosuhteita on valittavissa kahdella tai useammalla 10 linjalla. Kyseinen järjestely voi olla edullinen, koska se tarkka hetki, jolloin suuri-taajuisin esiskaalain 30 kytketään suhteidensa välillä, voi olla ajan suhteen kriittisempi kuin mitä pienempitaajuinen logiikka voi määrittää. Siksi on mahdollista, että tarpeellisena toimenpiteenä ohjaussignaali ajoitetaan uudelleen suuritaajui-simmalle esiskaalaimelle, jonka logiikalla on oleellisesti sama nopeus kuin esi-15 skaalaimella 31. Pieninopeuksisesta logiikasta tulevan ohjaussignaalin tulee siksi edullisesti kulkea keskinopeuksisen esiskaalaimen 31 kautta tullakseen tarkemmin uudelleen ajoitetuksi. Tällä on pieni haittavaikutus vastaavan lukualueen alarajaan, kokonaisjakosuhteiden voidessa laajentua, mutta se lisää suurinta toimintataajuutta, ennen kuin ajoitusongelmia alkaa esiintyä.
20 Esillä olevan keksinnön mukaiset esiskaalaimen jakosuhteet eivät ra joitu joihinkin tiettyihin arvoihin. Tavalliset arvot, jotka yksinkertaistavat arvojen N1, N2 ja N3 laskemista, voivat perustua joko desimaaliseen lukujärjestelmään tai binääriseen lukujärjestelmään. Tapauksissa, joissa laskennan helppoudella ei ole ’"I merkitystä, kuten silloin kun on olemassa riittävästi mikroprosessorikapasiteettia ':·· 25 tai kun voidaan käyttää kantalukumanipulaatioita tai esilaskettuja hakutaulukoita, : * voi olla mahdollista löytää muita edullisia esiskaalaimen suhteiden yhdistelmiä, esimerkiksi yhteismitattomia alkulukuja.
Viitaten nyt kuvioon 4, lohkokaavio esittää esillä olevan keksinnön :T: käyttöä vaihelukitussa silmukassa. Vaihelukittu silmukka sisältää jänniteohjatun 30 oskillaattorin 50, joka aikaansaa antosignaalin F0. Antosignaalin F0 syötetään .·*·. muuttuvaan jakajapiiriin 51. Muuttuva jakajapiiri 51 sisältää ohjelmoitavan jakajan ,*··. ja kaksoismodulilaskurin esillä olevan keksinnön mukaisesti. Muuttuvan jakajapii- *" rin 51 kokonaisjakosuhde N on kaksoismodulolaskuriin liittyvien arvojen N1 ja N2 • · : funktio. Muuttuvan jakajapiirin 51 anto on jaettu antosignaali Fo/N, joka syötetään « #« 35 vaihevertailijaan 52. Vaihevertailija 52 vertaa jaetun antosignaalin Fo/N vaihetta jaettuun vertailutaajuussignaaliin FM- Jaettu vertailutaajuussignaali tuotetaan • · « · · • · • · · 105617 8 vertailukellosignaalista, joka jaetaan digitaalisella jakajalla 53. Vaihevertailijan 52 anto on vaihevirhettä edustava signaali. Vaihevirhesignaali syötetään silmukan suodattimeen/integraattoriin 54. Suodatettu ja integroitu anto syötetään sen jälkeen jänniteohjattuun oskillaattoriin 50.
5 Vaikka keksintöä on selostettu sen edullisten suoritusmuotojen avulla, on ymmärrettävä että käytetyt sanat ovat selostavia sanoja eikä rajoittavia sanoja, ja että mukana seuraavien patenttivaatimusten rajoissa voidaan tehdä muutoksia ilman, että esillä olevan keksinnön puitteista ja hengestä niitä laajemmin ymmärrettynä poiketaan.
• · • · · • t · • · · • aa • a · * • · • · · • · · · • • · · • · · • · · • · a • · • · • · * • ♦ · • · i
• I I
a a • · a a a a lit * a a a a · • a a · a a a a taa a a a a a a a a a a a a a a a

Claims (11)

1. Muuttuvasuhteinen taajuuden jakajapiiri, joka käsittää: ohjelmoitavan jakajalaitteen (11, 21, 31), jolla on jakosuhteet R1 ja R2, 5 ottosignaalin jakamiseksi jaetuksi antosignaaliksi; laskurilaitteen (12, 22, 37), joka on kuormitettu ennalta määrätyllä arvolla N1 ja on vasteelleen ohjelmoitavan jakajalaitteen (11, 21, 31) jaetulle anto-signaalille, useiden antojen kehittämiseksi, jotka sisältävät ennalta määrätyn väli-annon nollia tai ykkösiä; 10 ensimmäisen vertailulaitteen (12, 23, 36) laskurilaitteen (12, 22, 37) annon vertaamiseksi toiseen ennalta määrättyyn arvoon N2 tai -N2 ja vastaa-vuusannon kehittämiseksi, kun laskurilaitteen (12, 22, 33) anto vastaa arvoa N2 tai -N2; ja logiikkalaitteen (14-16, 24-26, 38-42), joka on vasteellinen laskuri-15 laitteelle (12, 22, 37) ja vertailulaitteelle (13, 23, 36), valintasignaalien kehittämiseksi ohjelmoitavalle jakajalaitteelle (11,21, 31) siten, että ohjelmoitava jakajalaite (11, 21, 31) jakaa ottosignaalin suhteella R1, N1 kertaa ja suhteella R2, N2 kertaa, tunnettu siitä, että logiikkalaite sisältää ensimmäisen salpalaitteen (14, 24, 38), joka asetetaan saataessa välianto, ja ensimmäisen JA-veräjän 20 (15, 24, 41), joka on vasteellinen ensimmäisen vertailulaitteen (13, 23, 36) ja ensimmäisen salpalaitteen (14, 24, 38) vastaavuusannolle, jotta laskijalaite (12, 22, 37) voidaan kuormittaa uudelleen ennaltamäärätyllä arvolla N1 tai -N1 ja käynnistää jakso uudelleen.
2. Patenttivaatimuksen 1 mukainen muuttuvasuhteinen taajuuden ja- ' *: | 25 kajapiiri, tunnettu siitä, että laskentalaite (12) on binäärinen alaspäinlaskuri * * ja että välianto on nolla.
3. Patenttivaatimuksen 1 mukainen muuttuvasuhteinen taajuuden ja- ""·* kajapiiri, tunnettu siitä, että laskentalaite (22, 37) on binäärinen ylöspäinlas- kuri ja että välianto on kokonaan loogisia ykkösiä.
4. Patenttivaatimuksen 1 mukainen muuttuvasuhteinen taajuuden ja- .···. kajapiiri, tunnettu siitä, että se edelleen sisältää toisen ohjelmoitavan jakaja- laitteen (30), jolla on jakosuhteet R3 ja R4, ottosignaalin jakamiseksi; ja toisen > vertailulaitteen (35) laskentalaitteen annon vertaamiseksi kolmanteen ennalta :.i : määrättyyn arvoon N3 ja annon kehittämiseksi, kun laskentalaitteen (37) anto •«» :: 35 vastaa arvoa N3. t m m · « • * · « · 10 105617
5. Patenttivaatimuksen 2 tai 3 mukainen muuttuvasuhteinen taajuuden jakajapiiri, tunnettu siitä, että logiikkalaite sisältää lisäksi toisen salpalaitteen (16), joka on vasteellinen ensimmäiselle JA-veräjälle ja jaetulle antosignaalille.
6. Patenttivaatimuksen 4 mukainen muuttuvasuhteinen taajuuden ja-5 kajapiiri, tunnettu siitä, että logiikkalaite sisältää lisäksi toisen salpalaitteen (39), joka on vasteellinen ensimmäiselle salpalaitteelle (38) ja ensimmäiselle JA-veräjälle (41); toisen JA-veräjän (42), joka on vasteellinen toiselle salpalaitteelle (39) ja toiselle vertailulaitteelle (35); ja kolmannen salpalaitteen (40), joka on vasteellinen toiselle JA-veräjälle (42) ja jaetulle antosignaalille.
7. Patenttivaatimuksen 1 mukainen muuttuvasuhteinen taajuuden ja kajapiiri, tunnettu siitä, että se sisältää vaihelukitun signaalin, jossa on jän-niteohjattu oskilaattori (50) annon tuottamiseksi; ja vaiheen vertailulaite (52) muuttuvan jakajalaitteen (51) jaetun antosignaalin vertaamiseksi vertailusignaalin tuottamaan vaihevirhesignaaliin, joka syötetään jänniteohjattuun oskillaattoriin 15 (50).
8. Patenttivaatimuksen 7 mukainen vaihelukittu silmukka, tunnettu siitä, että se edelleen sisältää laitteen (54) vaihevirhesignaalin suodattamiseksi ja laitteen (54) vaihevirhesignaalin integroimiseksi.
9. Patenttivaatimuksen 8 mukainen vaihelukittu silmukka, tun-20 n e 11 u siitä, että se edelleen sisältää jakajalaitteen (53) vertailusignaalin jakamiseksi ennen kuin se syötetään vaihevertailulaitteeseen.
9 105617
10. Menetelmä yhden digitaalisen laskurin (12, 22, 37) käyttämiseksi rajoitetulla maksimitoimintataajuudella edeltävän korkeampitaajuisen asteen (11, • « » 21, 31) ohjaamiseksi, jossa on käytettävissä kaksi jakosuhdetta R1 ja R2, joka « ' ·: ' 25 menetelmä käsittää seuraavat vaiheet: ’ ‘ laskeminen arvosta N1 tai -N1, joka on määritetty alkuperäisellä tilalla, johon digitaalinen laskuri (12, 22, 37) on asetettu, samalla kun edeltävä suurem-pitaajuinen aste (11, 21, 31) on asetettu R1:llä jakamiseksi; :T: vaivattomasti ilmaistavan tilan saavuttaminen nollista tai ykkösistä, jol- 30 loin edeltävä suurempitaajuinen aste (11,21, 31) on jakanut R1 :llä, N1 kertaa; jakosuhteen muuttaminen arvoksi R2 sen jälkeen kun vaivattomasti il- • · · . · · ·. maistava tila on saavutettu; ja jatkaminen suhteella R2 jakamista kunnes vertailija (13, 23, 36) on il- ·"·’· : maissut, että digitaalinen laskuri (12, 22, 37) on saavuttanut tilan, joka vastaa ar- 35 voa N2 tai -N2, jolloin edeltävä suurempitaajuinen aste (11, 21, 31) jakaa suh- :y. teella R2, N2 kertaa, tunnettu siitä, että palautetaan digitaalinen laskuri • * « · 105617 11 (12, 22, 37) alkutilaansa logiikkalaitteella, joka sisältää ensimmäisen sal-palaitteen (14, 28, 38), joka on asetettu saavutettaessa vaivattomasti ilmaistava tila, ja ensimmäisen JS-veräjän (15, 25, 41), joka on vasteellinen vertailijan (13, 23, 36) ja ensimmäisen salpalaitteen annolle, jotta digitaalinen laskija (12, 5 22, 37) voidaan kuormittaa uudelleen mainitulla arvolla N1 tai -N1 ja käynnistää jakso uudelleen.
11. Patenttivaatimuksen 10 mukainen menetelmä, tunnettu siitä, että se edelleen sisältää vaiheen, jossa arvoja N1 tai -N1 ja N2 tai -N2 muutetaan siten, että kokonaisjakosuhde N muuttuu yhden askelin vastaavien arvojen alu-10 eella. • · • I I a « a · Il • I < • • a • • m a a ···« a • t • · · • ta • · « • · · • · • · • · a • · · • « a · * · • · · a · · · • a · • a a · a a a • « « · · • · a a a f a a a a • a a · a 105617 12
FI914166A 1990-09-06 1991-09-04 Kaksikertoiminen laskupiiri FI105617B (fi)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/578,259 US5066927A (en) 1990-09-06 1990-09-06 Dual modulus counter for use in a phase locked loop
US57825990 1990-09-06

Publications (3)

Publication Number Publication Date
FI914166A0 FI914166A0 (fi) 1991-09-04
FI914166A FI914166A (fi) 1992-03-07
FI105617B true FI105617B (fi) 2000-09-15

Family

ID=24312092

Family Applications (1)

Application Number Title Priority Date Filing Date
FI914166A FI105617B (fi) 1990-09-06 1991-09-04 Kaksikertoiminen laskupiiri

Country Status (11)

Country Link
US (1) US5066927A (fi)
EP (1) EP0474616B1 (fi)
JP (1) JP2978296B2 (fi)
AU (1) AU638602B2 (fi)
CA (1) CA2050676C (fi)
DE (1) DE69128013T2 (fi)
ES (1) ES2109939T3 (fi)
FI (1) FI105617B (fi)
HK (1) HK1004075A1 (fi)
MX (1) MX9100958A (fi)
NZ (1) NZ239629A (fi)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3927967A1 (de) * 1989-08-24 1991-02-28 Bosch Gmbh Robert Elektronischer zaehler
US5220275A (en) * 1991-07-26 1993-06-15 Ericsson Ge Mobile Communication Holding, Inc. Accumulator phase digitizer
US5359635A (en) * 1993-04-19 1994-10-25 Codex, Corp. Programmable frequency divider in a phase lock loop
JPH0943281A (ja) * 1995-07-28 1997-02-14 Nec Corp カウンタ装置
US5703514A (en) * 1995-12-21 1997-12-30 Hughes Electronics Digital frequency divider phase shifter
US5673051A (en) * 1995-12-21 1997-09-30 Hughes Electronics Discrete phase modulator
FR2764139B1 (fr) * 1997-05-29 1999-07-23 Alsthom Cge Alcatel Dispositif de division de frequence a prediviseur suivi d'un compteur programmable, prediviseur et synthetiseur de frequence correspondants
US6035182A (en) * 1998-01-20 2000-03-07 Motorola, Inc. Single counter dual modulus frequency division apparatus
US6418174B1 (en) * 1999-02-19 2002-07-09 Rf Micro Devices, Inc. Frequency shift key modulator
US6597246B2 (en) * 2001-05-14 2003-07-22 Dsp Group, Inc. Methods and apparatus for alteration of terminal counts of phase-locked loops
US6707874B2 (en) 2002-04-15 2004-03-16 Charles Douglas Murphy Multiple-output counters for analog-to-digital and digital-to-analog conversion
FR2865326B1 (fr) * 2004-01-20 2006-07-21 Thales Sa Procede et dispositif de division de frequence

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4053739A (en) * 1976-08-11 1977-10-11 Motorola, Inc. Dual modulus programmable counter
US4084082A (en) * 1976-10-12 1978-04-11 Fairchild Camera And Instrument Corporation Programmable counter
US4184068A (en) * 1977-11-14 1980-01-15 Harris Corporation Full binary programmed frequency divider
JPS5673907A (en) * 1979-11-21 1981-06-19 Hitachi Ltd Frequency divider
US4325031A (en) * 1980-02-13 1982-04-13 Motorola, Inc. Divider with dual modulus prescaler for phase locked loop frequency synthesizer
US4316151A (en) * 1980-02-13 1982-02-16 Motorola, Inc. Phase locked loop frequency synthesizer using multiple dual modulus prescalers
US4468797A (en) * 1981-02-13 1984-08-28 Oki Electric Industry Co., Ltd. Swallow counters
US4555793A (en) * 1983-11-28 1985-11-26 Allied Corporation Averaging non-integer frequency division apparatus
US4658406A (en) * 1985-08-12 1987-04-14 Andreas Pappas Digital frequency divider or synthesizer and applications thereof
US4856032A (en) * 1987-01-12 1989-08-08 Motorola, Inc. High speed programmable frequency divider and PLL
US4891825A (en) * 1988-02-09 1990-01-02 Motorola, Inc. Fully synchronized programmable counter with a near 50% duty cycle output signal

Also Published As

Publication number Publication date
CA2050676C (en) 2001-02-20
DE69128013T2 (de) 1998-02-19
EP0474616A2 (en) 1992-03-11
NZ239629A (en) 1995-01-27
DE69128013D1 (de) 1997-11-27
EP0474616B1 (en) 1997-10-22
FI914166A0 (fi) 1991-09-04
AU638602B2 (en) 1993-07-01
HK1004075A1 (en) 1998-11-13
JP2978296B2 (ja) 1999-11-15
EP0474616A3 (en) 1992-06-03
US5066927A (en) 1991-11-19
JPH05183428A (ja) 1993-07-23
CA2050676A1 (en) 1992-03-07
FI914166A (fi) 1992-03-07
AU8369791A (en) 1992-03-12
ES2109939T3 (es) 1998-02-01
MX9100958A (es) 1992-05-04

Similar Documents

Publication Publication Date Title
US4030045A (en) Digital double differential phase-locked loop
US6794944B2 (en) Lock detection circuit
US7969202B2 (en) Fractional-N frequency synthesizer
FI105617B (fi) Kaksikertoiminen laskupiiri
US6621356B2 (en) Phase-locked loop with short transient recovery duration and small interference signal component
US4577163A (en) Digital phase locked loop
US7567099B2 (en) Filterless digital frequency locked loop
US20020163389A1 (en) Phase locked loop circuit for a fractional-N frequency synthesizer
EP0641082A2 (en) PLL frequency synthesizer and PLL frequency synthesizing method capable of obtaining high-speed lock-up and highly-reliable oscillation
US5351014A (en) Voltage control oscillator which suppresses phase noise caused by internal noise of the oscillator
US9559704B1 (en) Fractional-N phase-locked loop with reduced jitter
US7778371B2 (en) Digitally clock with selectable frequency and duty cycle
US6807552B2 (en) Programmable non-integer fractional divider
US7026878B2 (en) Flexible synthesizer for multiplying a clock by a rational number
US20010017572A1 (en) Changing the output frequency of a phase-locked loop
US7250803B2 (en) PLL output clock stabilization circuit
US7424087B2 (en) Clock divider
US6677786B2 (en) Multi-service processor clocking system
US6316982B1 (en) Digital clock with controllable phase skew
US4951005A (en) Phase locked loop with reduced frequency/phase lock time
US7813466B2 (en) Jitter-free divider
US5122762A (en) Microwave synthesizer with fractional division
US11632119B1 (en) Programmable fractional ripple divider
WO2005114841A1 (en) Apparatus and method for a programmable clock generator
US8554815B1 (en) Frequency generation using a single reference clock and a primitive ratio of integers