DE69128013T2

DE69128013T2 - Vorrichtung und Verfahren zur Frequenzteilung mit variablem Frequenzteilungverhältnis

Info

Publication number: DE69128013T2
Application number: DE69128013T
Authority: DE
Inventors: Paul Wilkinson Dent
Original assignee: Ericsson GE Mobile Communications Holding Inc
Current assignee: Ericsson Inc
Priority date: 1990-09-06
Filing date: 1991-09-05
Publication date: 1998-02-19
Anticipated expiration: 2011-09-06
Also published as: CA2050676C; EP0474616A2; NZ239629A; DE69128013D1; EP0474616B1; FI914166A0; AU638602B2; HK1004075A1; JP2978296B2; EP0474616A3; US5066927A; JPH05183428A; CA2050676A1; FI914166A; FI105617B; AU8369791A; ES2109939T3; MX9100958A

Description

GEBIETE DER ERFINDUNG

Die vorliegende Erfindung betrifft allgemein einen programmierbaren Teiler zur Verwendung in einem digitalen Frequenzsynthesizer. Insbesondere betrifft die Erfindung einen Dualmodul-Zähler, der zum Steuern des programmierbaren Teilers geeignet ist.

HINTERGRUND DER ERFINDUNG

In digitalen Frequenzsynthesizern besteht eine Notwendigkeit für einen variablen Teiler, der die Zyklen eines Eingangssignals mit einer gegebenen Frequenz zählt, bis eine vorgegebene Anzahl von Zählungen angesammelt worden sind. Die Größe des Zählwerts wird gewöhnlicherweise mit dem Buchstaben N bezeichnet. Sobald N Zählungen gesammelt worden sind, wird der variable Teiler zurückgesetzt, um den Zyklus erneut zu beginnen. Es ist wünschenswert, daß die Anzahl von Zählungen N variabel sind, damit er vor jeder Zählung mittels eines Steuereingangs programmiert werden kann.
Wenn N groß ist und die Betriebsfrequenz des Zählers hoch sein soll, können sich technische Schwierigkeiten beim Aufbau eines mehrstufigen variablen Hochfrequenzteilers ergeben. Im Stand der Technik wird das Problem typischerweise umgangen, indem eine feste Hochfrequenzteilung durch eine M-Stufe vor einer variablen Teilung durch eine N-Stufe verwendet wird. Diese Lösung ist nicht immer wünschenswert, weil der Gesamteilungsfaktor nur ein Vielfaches von M sein kann.
Bei der Anwendung von digitalen Frequenzsynthesizern ist es gewöhnlicherweise wünschenswert, die Gesamtteilungsfaktoren in Schritten oder Inkrementen von 1 zu programmieren. Die Schritte beziehen sich deshalb auf die Frequenzauflösung oder die Frequenzschrittgröße des Synthesizers. Wenn der Teiler nur in Schritten von M programmierbar ist, dann sind die verfügbaren Frequenzschritte relativ grob und durch den Faktor M bestimmt.
Ein anderer Ansatz für das Problem besteht darin, mit einer Hochfrequenzteilerstufe oder einem Vorskalierer zu beginnen, während die Möglichkeit zum Programmieren der Teilerzählungszykluslänge in Schritten von 1 beibehalten wird. Diese Anordnung ermöglicht, daß der Vorskalierer zwischen Teilungsverhältnissen von R und R+1 verändert wird.
Für einen Dualverhältnis-Vorskalierer mit den Teilungsverhältnisses 10 und 11 ist es beispielsweise möglich, eine Teilung von 157 auszuführen. Die Zahl 157 kann durch die Gleichung 7x11+(15-7)x10 ausgedrückt werden. Der Vorskalierer wird zunächst programmiert, um durch 11 zu teilen, und die Teilerstufe mit niedriger Frequenz wird eingestellt, um 7 Vorskaliererausgangsimpulse zu zählen. Nach Zählen von 7 Vorskaliererausgangsimpulsen wird der Vorskalierer eingestellt, um durch 10 zu teilen. Die Teilerstufe mit niedriger Frequenz wird dann gesetzt, um 8 Vorskaliererausgangsimpulse zu zählen. Beim Abschluß dieser Zählung sind insgesamt 7x11+8x10=157 Eingangsimpulse an den Vorskalierereingang angelegt worden. Dann wird der Zyklus erneut begonnen. Es sei darauf hingewiesen, daß zum Ermitteln von Zahlen in Schritten von 1 die Anzahl, wie oft der Vorskalierer durch 11 teilt, von 0 bis 9 programmiert werden muß, und die Anzahl von loen in der gesamten Anzahl nicht kleiner als 9 sein darf. Dieser Zusammenhang setzt eine untere Grenze von R(R-1) für den zusammenhängenden Zahlenbereich, der mit einem Zweiverhältnis-Vorskalierer mit Verhältnissen von R und R+1 erreicht werden kann.
Das gebräuchlichste Fahren, welches zum Zählen der zwei verschiedenen Anzahlen von Vorskalierer-Ausgangsimpulsen, N1 und N2, verwendet wird, während der Vorskalierer jeweils durch Verhältnisse R1 und R2 teilt, besteht darin, zwei getrennte Niederfrequenz-Abwärtszähler zu verwenden, die auf die Werte N1 bzw. N1 + N2 voreingestellt sind. Beispielsweise könnte die Teilung von 157 mit Hilfe eines 10/11-Vorskalierers erreicht werden, indem ein Teiler auf N=7 und der andere auf N1+N2-15 voreingestellt wird. Der Vorskalierer würde dann zuerst eingestellt werden, um durch R1(11) zu teilen, während beide Niederfrequenzzähler auf die Vorskaliererausgangsimpulse heruntergezählt haben. Wenn der N1-Zähler Null nach 7 Vorskalierer-Ausgangsimpulsen erreicht, würde der Vorskalierer umschalten und durch 10 teilen und der N2-Zähler würde fortfahren, um auf weitere 8 Vorskaliererausgangsimpulse herunterzuzählen, bis er Null erreicht, wodurch der Zyklus beendet wird. Dieses System weist den Vorteil auf, daß eine gewünschte Teilungszahl einfach in Werten ausgedrückt wird, auf die die N1- und N2-Zähler voreingestellt werden können. Diese Anordnung weist den Nachteil auf, daß zwei variable Teiler benotigt werden und ein Leistungsverbrauch erhöht ist, wenn beide Teiler arbeiten. Ein erhöhter Leistungsverbrauch ist ein wesentlicher Nachteil für batteriebetriebene Geräte.
Das U.S.-Patent Nr. 4,053,739 beschreibt einen einzelnen variablen Teiler, der mit dem Wert N1 programmiert wird, wenn der Vorskalierer durch den Wert R1 teilt, und alternativ mit dem Wert N2 programmiert wird, wenn der Vorskalierer durch den Wert R2 teilt. Diese Einrichtung weist den Vorteil auf, daß ein einzelner variabler Teiler ausreicht. Unglücklicherweise umfaßt die beschriebene Anordnung zusätzliche Schaltungskomplexitat in der Form eines Mehrleitungsschalters. Der Mehrleitungsschalter wählt alternierend die Bits, die den Werten N1 und N2 entsprechen, um den einzelnen variablen Teiler voreinzustellen. Obwohl die zusätzliche Schaltungsanordnung bei einem niedrigeren Leistungsverbrauch als eine Schaltung mit zwei variablen Teilern arbeiten, benötigt sie noch im wesentlichen den gleichen Schaltungsaufwand, wenn sie als eine integrierte Schaltung implementiert wird.
Demzufolge besteht eine Notwendigkeit für einen Zähler für einen programmierbaren Teiler, der sowohl die Zählwert N1 als auch N2 aufzeichnen kann, ohne daß diese alternierend an dem Zähler bereitgestellt werden müssen. Diese Anordnung würde die Notwendigkeit für einen komplexen Multileitungsschalter beseitigen.
Das U.S.-Patent 4,856,032 (Klekotka et al. Patent) lehrt, daß ein programmierbarer Frequenzteiler mit hoher Geschwindigkeit mit dem gewünschten Gesamtzählwert programmiert werden sollte und ein Vergleicher eingestellt werden sollte, um den Vorskalierer auf den zweiten Modus umzuschalten, wenn ein bestimmter Teilzählwert erreicht worden ist. Diese Anordnung arbeitet gut, wenn eine relative geringe Anzahl von Teilungen vorgenommen wird, wie in dem Klekotka et al. Patent beschrieben ist. Bei der in dem Klekotka et al. Patent beschriebenen Einrichtung besteht ein auffälliges Problem darin, wenn die Anzahl von Teilungen mit dem Vorskalierer in seinem ersten Modus (R1) die Anzahl in seinem zweiten Modus (R2) beträchtlich übersteigen würde. Mit anderen Worten, in dem Klekotka et al. Patent neigen die Werte von N1 und N2 dazu, größenmäßig ähnlich zu sein, aber die Einrichtung arbeitet nicht gut, wenn eine große Abweichung in den Größen von N1 und N2 vorhanden ist.

ZUSAMMENFASSUNG DER ERFINDUNG

Die vorliegende Erfindung betrifft eine Schaltung und ein Verfahren zum Steuern eines programmierbaren Teilers zur Verwendung in einem digitalen Frequenzsynthesizer. Der programmierbare Teiler spricht auf einen Dualmodul-Zähler an. Der Dualmodul-Zähler umfaßt einen vorladbaren Binärzähler, einen Vergleicher und Logikgatter, die Wählsignale zum Steuern des programmierbaren Teilers erzeugen. Der vorladbare Zähler wird mit einem Wert N1 geladen. Der Zähler zählt auf einen vorgegebenen Zwischenwert, beispielsweise Null, und erzeugt ein Ausgangssignal. Der Zähler setzt dann eine Zählung fort, bis er einen zweiten Wert N2 erreicht. Der Vergleicher vergleicht den Ausgang des Zählers mit dem Wert N2, der in dem Komparator geladen wurde. Wenn der Binärzähler den Wert N2 erreicht, erzeugt der Komparator einen zweiten Ausgang, der an die Logikgatter angelegt wird. Die Logikgatter erzeugen die Wählsignale, die den programmierbaren Teiler veranlassen, ein Eingangssignal durch die Teilungsverhältnisse R1 oder R2 zu teilen. In einer ersten Ausführungsform der Erfindung ist der Binärzähler ein Abwärtszähler. In einer zweiten Ausführungsform der vorliegenden Erfindung ist der Binärzähler ein Aufwartszahler. Der Aufwärtszähler spricht auf den vorgegebenen Wert -N1 an und der Zähler zählt von diesem Wert -N1 auf den vorgegebenen Zwischenausgang. Der Zähler zählt dann von dem vorgegebenen Zwischenausgang auf den zweiten vorgegebenen Wert N2. Die Vergleichseinrichtung erfaßt, wenn der Aufwärtszähler den zweiten vorgegebenen Wert N2 erreicht hat. Der Dualmodul-Zähler der vorliegenden Erfindung kann auch verwendet werden, um mehr als einen programmierbaren Teiler zu steuern. Die vorliegende Erfindung eignet sich insbesondere zur Verwendung in einem digitalen Frequenzsynthesizer des Typs, der eine phasenstarre Regelschleife aufweist.

KURZBESCHREIBUNG DER ZEICHNUNGEN

In den Zeichnungen zeigen:
Fig. 1 ein schematisches Diagramm der ersten Ausführungsform der vorliegenden Erfindung mit einem binären Abwärtszähler;
Fig. 2 ein schematisches Diagramm einer zweiten Ausführungsform der vorliegenden Erfindung mit einem binären Aufwärtszähler;
Fig. 3 ein schematisches Diagramm des Dualmodul-Zählers der vorliegenden Erfindung, der zwei programmierbare Teiler steuert; und
Fig. 4 ein schematisches Diagramm einer phasenstarren Regelschleife, die einen variablen Teiler verwendet.

AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG

Fig. 1 zeigt ein schematisches Diagramm der ersten Ausführungsform der vorliegenden Erfindung. In der ersten Ausführungsform ist ein Dualmodul-Zähler mit einem binären Abwärtszähler 12 gezeigt, der zu Beginn einer Zählsequenz mit dem Wert N1 geladen wird. Es ist ein Vorskalierer 11 vorhanden, der durch die Verhältnisse R1 oder R2 teilen kann. Die Ausgangsimpulse des Vorskalierers 11 dekrementieren den Abwärtszähler 12, bis der Abwärtszähler den Wert Null erreicht. Wenn der Abwärtszähler 12 Null erreicht, erzeugt er einen Ausgangsimpuls, der einen Haltespeicher 14 setzt. Das Setzen des Haltespeichers 14 veranlaßt den Vorskalierer 11, auf sein alternatives Teilungsverhältnis R2 umzuschalten. Die Ausgangsimpulse des Vorskalierers 11 setzen eine Dekrementierung des Abwärtszählers 12 fort, bis ein Vergleicher 13 erfaßt, daß er den Zustand erreicht hat, der einem Wert -N2 entspricht. Wenn der Vergleicher 13 den Wert -N2 erfaßt, ist der Haltespeicher 14 bereits gesetzt, und beide Eingänge an einem UND-Gatter 15 sind aktiviert. Das UND-Gatter 15 erzeugt dann ein Ausgangssignal, welches in ein D-Typ Flip-Flop 16 bei dem nächsten Vorskalierer-Ausgangsimpuls eingetaktet wird. Der Haltespeicher 14 wird dann zurückgesetzt und der Abwärtszähler 12 kann mit dem Wert N1 erneut geladen werden, während der Vorskalierer 11 wieder eine Teilung durch das Verhältnis R1 aufnimmt.
Da die Eingänge an dem UND-Gatter 15 nicht mehr aktiviert sind, weil der Haltespeicher 14 zurückgesetzt worden ist, wird das Ausgangssignal an dem UND-Gatter 15 verschwinden und dieser Zustand wird in das D-Typ Flip-Flop 16 auf den nächstens Ausgangsimpuls des Vorskalierers 11 hin transferiert. Das voreingestellte Steuersignal an dem Abwärtszähler 12 wird entfernt, wobei er mit dem Wert N1 geladen und für die nächste Zählsequenz bereit gelassen wird. Die Gesamtanzahl von Vorskalierer-Eingangsimpulsen in der Zählsequenz wird deshalb durch die Gleichung NTOT=(N1+1)R1+(N2+1)R2 ausgedrückt. Um ein gewünschtes NTOT zu erhalten, ist es erforderlich, den überschüssigen R1+R2 Wert von der gewünschten Zahl von subtrahieren. Wenn beispielsweise R1 = 11 und R2 = 10 ist und eine Gesamtteilungs-Zykluslänge von 170 benötigt wird, wird zunächst 10+11=21 von 170 subtrahiert, was zu dem Wert 149 führt. N1 muß dann 9 und N2 = 14-9=5 sein. Um zu vermeiden, daß sich unmögliche negative Werte für N2 ergegen, muß ein gewünschter Zählwert N die folgenden Gleichungen erfüllen:
Der Ausdruck INT (x) bedeutet den ganzzahligen Teil von x, d.h., wenn x = 5,3667 ist, dann ist INT(x) = 5. Dies ist ein Ausdruck der voranstehend beschriebenen unteren Grenze für den zusammenhängenden Zahlenbereich, der unter Verwendung der Dualverhältnis-Vorskalierer im Zusammenhang mit der vorliegenden Erfindung abgedeckt werden kann.
In der in Fig. 1 dargestellten Schaltung bestehen für die relativen Größen von N1 und N2 keinerlei Beschränkungen. Die Wortlänge des Vergleichers 13 war die gleiche wie die Gesamtanzahl in dem Zähler 12. Um jedoch einen Bereich von Werten von N in Schritten von 1 mit keinen Abständen abzudecken, erfordert nur, daß N1+1 Werte zwischen 1 und R1-1 annimmt, d.h., den Bereich der niedrigstwertigen Stelle von N Modub R1. Da dieser Bereich oft viel kürzer als die Gesamtlänge des Zählers 12 ist, kann die Wortlänge des Vergleichers 13 in vorteilhafterweise verringert werden. Diese Verringerung der Wortlänge des Vergleichers 13 kann unter Verwendung eines Autwärtszähler erreicht werden.
Nun wird auf Fig. 2 Bezug genommen, die eine zweite Ausführungsform der vorliegenden Erfindung unter Verwendung eines Aufwärtszählers darstellt. In der zweiten Ausführungsform der vorliegenden Erfindung gibt es einen vorladbaren binären Aufwärtszähler 22, der auf den Ausgang eines Vorskalierers 21 anspricht. Der Vorskalierer 21 kann durch Teilungsverhältnisse R1 oder R2 teilen. Der Aufwärtszähler 22 wird zu Anfang auf einen Wert -N1 voreingestellt, während der Vorskalierer 21 zu Anfang eingestellt wird, um durch R1 zu teilen. Die Ausgangsimpulse des Vorskalierers 21 inkrementieren den Aufwärtszähler 22, bis der Ausgang des Aufwärtszähler nur logische Einsen erreicht. Wenn die Ausgabe des Aufwärtszählers 22 nur logische Einsen anstelle nur logische Nullen ist, kann der Ausgang schneller erfaßt werden.
Beim Erfassen von nur logischen Einsen wird ein Haltespeicher 24 gesetzt, was den Vorskalierer 21 veranlaßt, auf eine Teilung durch das Verhältnis R2 umzuschalten. Wenn N2 111. .1 gleicht, stellt ein L-Bit Vergleicher 23 ein Ausgangssignal an einem UND-Gatter 25 bereit. Das UND-Gatter 25 erzeugt ein Ausgangssignal. Ansonsten erzeugt der L-Bit Vergleicher 23 ein Ausgangssignal nach einem weiteren Ausgangsimpuls von dem Vorskalierer 21, wenn N2=0 ist, nach zwei Ausgangsimpulsen, wenn N2=1 ist, etc. Bei dem unmittelbar folgenden Vorskalierer-Ausgangsimpuls wird der Ausgang des UND-Gatters 25 in ein D-Typ Flip-Flop 26 eingetaktet, was den Haltespeicher 24 veranlaßt, zurückgesetzt zu werden. Der Vorskalierer 21 kehrt dann auf eine Teilung durch R1 zurück und der Aufwärtszähler wird erneut mit dem Wert -N1 geladen. Da das Zurücksetzen des Haltespeichers 24 einen der aktivierenden Eingänge an dem UND-Gatter 25 entfernt, wird der Ausgang des UND-Gatters 0. Dieser Ausgang wird bei dem nächsten Vorskalierer-Ausgangsimpuls an das D-Typ Flip-Flop 26 transferiert, wodurch das Neuladungs-Steuersignal an dem Aufwärtszähler 22 entfernt und er in dem Zustand -N1 gelassen und er zum Wiederholen des gesamten Zyklusses bereit gelassen wird.
Die Gesamtanzahl von Vorskalierer-Eingangstaktimpulsen in einem vollständigen Teilungszyklus für die Schaltung aus Fig. 2 ist durch die Gleichung N=N1xR1+(N2+2)xR2 definiert. Es sei jedoch darauf hingewiesen, daß der Wert N2=-1 von der Schaltung richtig behandelt wird, so daß angenommen wird, daß N2 durch die Werte -1, 0, +1 ... bis 2**L-2 geht. Der Wert N2' wird durch die Gleichung N2'=N2+1 definiert und liegt in einem Bereich von dem Wert 0 bis 2L-1. Der Wert N ist durch die Gleichung N=N1xR1+N2'xR2+R2 definiert. Die Werte für N1 und N2' können wie folgt berechnet werden: (1) Subtrahieren des Überschusses R2 von N, um N' zu erhalten, (2) Berechnen von N2' als ddn Rest bei einer Teilulng von N' durch R1, (3) Berechnen von N1 als den ganzzahligen Teil von N'/R1-N2', und (4) Anlegen von N2=N2'-1 an den L-Bit Vergleicher 23 und von N1 an den Teilervorladungseingang des Zählers 22. Diese Manipulationen können einfacher ausgeführt werden, wenn der Wert R1 eine Potenz von 2 ist.
Nun wird auf Fig. 3 Bezug genommen, die ein schematisches Diagramm einer Vielzahl von programmierbaren Teilern oder Vorskalierern 30, 31 zeigt, die von dem Dualmodul-Zähler der vorliegenden Erfindung gesteuert werden. Zwei digitale Vergleicher 35, 36 werden verwendet, um den Zustand der niedrigstwertigen L-Bits eines Hauptzählers 37 zu untersuchen. Nach Herauf zählen von einem Wert -N1 auf einen Zustand mit nur logischen Einsen erfassen die Vergleicher 35, 36 wiederum, wenn die niedrigstwertigen Bits des Hauptzählers 37 gleich zu N2 und dann zu dem Wert N3 werden. Diese Ereignisse veranlassen die Vorskalierer 30 und 31 jeweils, durch ihre alternativen Verhältnisse zu teilen.
Es sei beispielsweise angenommen, daß der Vorskalierer 31 die Verhältnisse 10 und 11 verfügbar hat, während der Vorskalierer 30 die Verhältnisse von 9 und 10 verfügbar hat. Unter der Annahme, daß sich die Flip-Flops 38, 39 und 40 in dem Rücksetzzustand befinden, beginnen beide Vorskalierer 30, 31 durch 10 zu teilen. Der Zähler 37 zählt dann von -N1 herauf, bis sein Ausgang nur logische Einsen ist. Der Haltespeicher 38 wird dann gesetzt, was den Vorskalierer 31 veranlaßt, durch 11 zu teilen. Der Zähler 37 setzt eine Heraufzählung fort, bis der Vergleicher 36 einen Zustand erfaßt, der dem Wert N2 entspricht. Wenn auch der Haltespeicher 38 gesetzt ist, werden beide Eingänge an einem UND-Gatter 41 aktiviert und der Haltespeicher 39 wird gesetzt. Dies veranlaßt den Vorskalierer 30, durch 9 zu teilen, während der Vorskalierer 31 eine Teilung durch 11 fortsetzt. Der Zähler 37 setzt eine Zählung fort, bis der Vergleicher 35 einen Bitzustand erfaßt, der dem Wert N3 entspricht. Wenn an diesem Punkt der Haltespeicher 39 bereits gesetzt ist, sind beide Eingänge an dem UND-Gatter 42 aktiviert und bei dem nächsten Ausgangsimpuls von dem Vorskalierer 31 wird das Ausgangssignal des UND-Gatters 42 in das Flip-Flop 40 eingetaktet, was eine Rücksetzung der Haltespeicher 38, 39 und eine Neuladung des Hauptzählers 37 auf den Startzustand N1 bewirkt. Die Vorskalierer 30, 31 befinden sich nun wieder in ihrem ursprünglichen durch 10 Teilungszustand, und die Eingänge an dem UND-Gatter 42 sind nicht mehr aktiviert. Nach einem weiteren Impuls von dem Vorskalierer 31 wird das Nuilsignal von dem UND-Gatter 42 in das Flip-Flop 40 hinein transferiert, wobei der Rücksetzzustand entfernt und der Zähler 37 in dem Zustand -N1 und zum Starten eines neuen Zyklusses bereit gelassen wird.
Die Gesamtzykluslänge ausgedrückt in Ausgangsimpulsen des Eingangstaktsignals Fc kann durch die folgende Gleichung ausgedrückt werden:
N=100N1+110(N2+1)+99( N3-N2 +1)
wobei der Absolutwert von N3-N2 Modulo 2**L entspricht, wobei L die Anzahl von niederwertigen Bits des Zählers 37, die von den Vergleichern 35, 36 untersucht werden, ist. Der Wert N3' wird durch die Gleichung N3' = N3-N2 definiert. Der Wert von N kann deshalb durch die folgende Gleichung definiert werden:
N=100 (n1+N2)+110(N2+1)+10N2-N3'+209.
Ein gewünschter Zählwert kann in der folgenden Weise erzeugt werden, (1) Subtrahieren des Überschusses 209 von dem gewünschten Zählwert, Erhalten von N', (2) Aufrunden von N' auf das nächste Vielfache von 10, was mit N'' bezeichnet wird, (3) Setzen von N3' auf (N''-N'), (4) Setzen von N2 auf die 10-er Stelle von N'' und (5) Setzen von N1 auf die 100-er Stelle von N'-N2. Es sei beispielsweise N=1568 angenommen. Dann ist N'=1568-209=1359. N''=1360. N3'=N''-N'=1. N2=6(10-er Stelle von N''). N1=13-N2=7 (100-er Stelle N''-N2) . Wegen der Subtraktion von N2 von der Anzahl von 100-ern in N'' und des Heraufgehens des Werts von N2 auf 9 kann die Anzahl von 100-ern in N'' nicht kleiner als 9 sein. Deshalb ist die untere Grenze des zusammenhängenden Zahlenbereichs in der Größenordnung von 900/(209-9)=1100. Dies ist eine Größenordnung kleiner als eine untere Grenze von 9900, die für den Zwei-Verhältnis-Vorskalierer mit Verhältnissen von 100 und 101 zutreffen würde. Allgemein ist eine vorteilhafte Vorgehensweise, um eine gesamte Frequenzverringerung in der Größenordnung von R**2 von dem Eingangstaktsignal Fc auf den Eingang des Niederfrequenzteilers zu erhalten, zwei Vorskalierer mit den Verhältnissen (R, R+1) bzw. (R, R-1) zu verwenden.
Die Prinzipien der vorliegenden Erfindung können durch Hinzufügen von zusätzlichen Vergleichern je nach Anforderung erweitert werden. Die Vergleicher sind nicht auf die gleiche Wortlänge und die gleiche Anzahl von Bits beschränkt und außerdem sind die Vorskalierer, die sie steuern, nicht darauf beschränkt, getrennt zu existieren. Die zwei Vorskalierer 30, 31 aus Fig. 3 können auch als eine einzelne Schaltung mit drei oder mehr als drei Teilungsverhältnissen, die durch zwei oder mehr als zwei Steuerleitungen wählbar sind, angesehen werden. Eine derartige Anordnung kann vorteilhaft sein, weil der exakte Moment, zu dem der Vorskalierer 30 mit der höchsten Frequenz zwischen seinen Verhältnissen umgeschaltet wird, zeitkritischer sein kann, als die Logik mit niedriger Frequenz definieren kann. Es ist deshalb möglich, daß eine notwendige Vorsichtsmaßnahme darin besteht, das Steuersignal auf den Vorskalierer höchster Frequenz mit der Logik, die im wesentlichen die gleiche Geschwindigkeit wie der Vorskalierer 31 aufweist, erneut zeitlich einzustellen. Das Steuersignal von der Logik mit niedriger Geschwindigkeit sollte deshalb durch den Vorskalierer 31 mit mittlerer Geschwindigkeit laufen, um genauer erneut zeitlich eingestellt werden zu können. Dies wird eine kleine Beeinträchtigung der unteren Grenze des zusammenhängenden Zahlenbereichs bedeuten, den die gesamten Teilungsverhältnisse abdecken können, aber es wird die maximale Betriebsfrequenz erhöhen, bevor Zeitsteuerungsprobleme anfallen.
Die Vorskalierer-Teilungsverhältnisse der vorliegenden Erfindung sind nicht auf irgendwelche bestimmten Werte beschränkt. Gebräuchliche Werte, die die Berechnung der Werte N1, N2, und N3 vereinfachen, können entweder auf ein dezimales Zahlensystem oder ein binäres Zahlensystem gestützt werden. In Fällen, bei denen die Einfachheit einer Berechnung nicht ein Punkt ist, beispielsweise wenn eine ausreichende Mikroprozessorkapazität oder Zahlenradixmanipulationen existieren, oder wenn vorberechnete Nachschlagetabellen verwendet werden können, kann es möglich sein, andere vorteilhafte Kombinationen von Vorskalierer-Verhältnissen aufzufinden, z.B. ungleich große Primzahlen.
Bezug nehmend auf Fig. 4 zeigt ein schematisches Diagramm die Verwendung der vorliegenden Erfindung in einer phasenstarren Regelschleife. Die phasenstarre Regelschleife umfaßt einen spannungsgesteuerten Oszillator 50, der ein Ausgangssignal F&sub0; bereitstellt. Das Ausgangssignal F&sub0; wird an eine variable Teilerschaltung 51 angelegt. Die variable Teilerschaltung 51 umfaßt einen programmierbaren Teiler und den Dualmodul-Zähler der vorliegenden Erfindung. Das Gesamtteilungsverhältnis N der variablen Teilerschaltung 51 ist eine Funktion der Werte N1 und N2, die zu dem Dualmodul-Zähler gehören. Der Ausgang der variablen Teilerschaltung 51 ist ein geteiltes Ausgangssignal F&sub0;/N, das an den Phasenvergleicher 52 angelegt wird. Der Phasenvergleicher 52 vergleicht die Phase des geteilten Ausgangssignals F&sub0;/N mit einem geteilten Referenzfrequenzsignal Fr/M. Das geteilte Referenzfrequenzsignal wird aus einem Referenztaktsignal erzeugt, das durch einen digitalen Teiler 53 geteilt wird. Der Ausgang des Phasenvergleichers 52 ist ein Signal, das den Phasenfehler darstellt. Das Phasenfehlersignal wird an einen Schleifenfilter/Integrator 54 angelegt. Der gefilterte und integrierte Ausgang wird dann an den spannungsgesteuerten Oszillator 50 angelegt.

Claims

1. Frequenzteilerschaltung mit einem variablen Verhältnis, die eine programmierbare Teilungseinrichtung (11, 21, 31) mit Teilungsverhältnissen (R1 und R2) enthält, zum Teilen eines Eingangssignals in ein geteiltes Ausgangssignal, umfassend:

eine Zähleinrichtung (12, 22, 37), die mit einem vorgegebenen Wert N1 oder -N1 geladen ist und auf das geteilte Ausgangssignal der programmierbaren Teilungseinrichtung (11, 21, 31) anspricht, zum Erzeugen einer Vielzahl von Ausgängen einschließlich eines vorgegebenen Zwischenausgangs von entweder Null oder nur Einsen;

eine erste Vergleichseinrichtung (13, 23, 36) zum Vergleichen des Ausgangs der Zähleinrichtung (12, 22, 37) mit einem zweiten vorgegebenen Wert N2 oder -N2 und zum Erzeugen eines Gleichheitserfassungsausgangs, wenn der Ausgang der Zähleinrichtung (12, 22, 37) dem Wert N2 oder -N2 entspricht; und

eine Logikeinrichtung (14-16, 24-26, 38-42), die auf die Zähleinrichtung (12, 22, 37) und die Vergleichseinrichtuntg (13, 23, 36) anspricht, zum Erzeugen von Wählsignalen für die programmierbare Teilungseinrichtung, so daß die programmierbare Teilungseinrichtung (11, 21, 31) das Eingangssignal durch das Verhältnis R1 N1 mal und durch das Verhältnis R2 N2 mal teilt; wobei die Logikeinrichtung eine erste Halteeinrichtung (14, 24, 38), die bei der Erfassung des Zwischenausgangs gesetzt wird, und ein erstes UND-Gatter (15, 25, 41), das auf den Gleichheitserfassungsausgang der ersten Vergleichseinrichtung (13, 23, 36) und die erste Halteeinrichtung (14, 24, 38) anspricht, damit die Zähleinrichtung (12, 22, 37) mit dem vorgegebenen Wert N1 oder -N1 neu geladen werden und der Zyklus neu gestartet werden kann, umfaßt.

2. Frequenzteilerschaltung mit variablem Verhältnis nach Anspruch 1, dadurch gekennzeichnet, daß die Zähleinrichtung (12) ein binärer Abwärtszähler ist und der Zwischenausgang Null ist.

3. Frequenzteilerschaltung mit variablem Verhältnis nach Anspruch 1, dadurch gekennzeichnet&sub1; daß die Zähleinrichtung (22, 37) ein binärer Aufwärtszähler und der Zwischenausgang nur logische Einsen ist.

4. Frequenzteilerschaltung mit variablem Verhältnis nach Anspruch 1, die ferner umfaßt: eine zweite programmierbare Teilungseinrichtung (30) mit Teilungsverhältnissen R3 und R4, zum Teilen des Eingangssignals; und eine zweite Vergleichseinrichtung (35) zum Vergleichen des Ausgangs der Zähleinrichtung mit einem dritten vorgegebenen Wert N3 und zum Erzeugen eines Ausgangs, wenn der Ausgang der Zähleinrichtung (37) einem Wert N3 entspricht.

5. Frequenzteilerschaltung mit variablem Verhältnis nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die Logikeinrichtung ferner eine zweite Halteeinrichtung (16) umfaßt, die auf das erste UND-Gatter (15) und das geteilte Ausgangssignal anspricht.

6. Frequenzteilerschaltung mit variablem Verhältnis nach Anspruch 4, dadurch gekennzeichnet, daß die Logikeinrichtung ferner umfaßt: eine zweite Halteeinrichtung (39), die auf die erste Halteeinrichtung (38) und das erste UND-Gatter (41) anspricht; ein zweites UND-Gatter (42), welches auf die zweite Halteeinrichtung (39) und die zweite Vergleichseinrichtung (35) anspricht; und eine dritte Halteeinrichtung (40), die auf das zweite UND-Gatter (42) und das geteilte Ausgangssignal anspricht.

7. Vorrichtung nach Anspruch 1, enthalten in einer phasenstarren Regelschleife mit einem spannungsgesteuerten Oszillator (50) zum Erzeugen eines Ausgangs; und einer Phasenvergleichseinrichtung (52) zum Vergleichen des geteilten Ausgangssignals der variablen Teilungseinrichtung (31) mit einem Referenzsignal, um ein Phasenfehlersignal zu erzeugen, welches an den spannungsgesteuerten Oszillator (50) angelegt wird.

8. Vorrichtung nach Anspruch 7, die ferner eine Einrichtung zum Filtern (54) des Phasenfehlersignals und eine Einrichtung zum Integrieren (54) des Phasenfehlersignals umfaßt.

9. Vorrichtung nach Anspruch 8, die ferner eine Teilungseinrichtung (53) zum Teilen des Referenzsignals vor dessen Anlegung an die Phasenvergleichseinrichtung umfaßt.

10. Verfahren zum Verwenden eines einzelnen digitalen Zählers (12, 22, 37) mit einer begrenzten maximalen Betriebsfrequenz, um eine vorangehende Stufe (11, 21, 31) höherer Frequenz mit zwei verfügbaren Teilungsverhältnissen R1 und R2 zu steuern, umfassend die folgenden Schritte:

Zählen von einem Wert N1 oder -N1, der durch einen Anfangszustand bestimmt wird, auf den der digitale Zähler (12, 22, 37) gesetzt wird, während die vorangehende Stufe (11, 21, 31) höherer Frequenz zum Teilen durch (R1) eingestellt wird;

Erreichen eines einfach erfaßbaren Zustands von entweder Null oder nur Einsen, so daß die vorangehende Stufe (11, 21, 31) höherer Frequenz durch R1 N1 mal geteilt hat;

Ändern des Teilungsverhältnisses auf einen Wert R2 nach Erreichen des einfach erfaßbaren Zustands;

Fortsetzen einer Teilung durch das Verhältnis R2, bis von einem Vergleicher (13, 23, 36) erfaßt wird, daß der digitale Zähler (12, 22, 37) einen Zustand erreicht hat, der dem Wert N2 oder -N2 entspricht, so daß die vorangehende Stufe (11, 21, 31) höherer Frequenz durch das Verhältnis R2 N2 mal geteilt hat; und

Zurücksetzen des digitalen Zählers (12, 22, 37) mit einer Logikeinrichtung, wobei die Logikeinrichtung eine Halteeinrichtung (14, 28, 38), die auf die Erfassung des einfach erfaßbaren Zustands hin gesetzt wird, und ein erstes UND-Gatter (15, 25, 41), das auf den Ausgang des Vergleichers (13, 23, 36) und die erste Halteeinrichtung (14, 24, 38) anspricht, damit der digitale Zähler (12, 22, 37) mit dem Wert N1 oder -N1 erneut geladen werden und der Zyklus erneut gestartet werden kann, umfaßt.

11. Verfahren nach Anspruch 10, ferner umfassend den Schritt einer Änderung der Werte von N1 oder -N1 und N2 oder -N2, so daß sich das Gesamtteilungsverhältnis N in Schritten von Eins über einem Bereich von zusammenhängenden Werten verändert.