CN101681678B - 包含数字滤波器和存储器的△σ读出放大器 - Google Patents

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Abstract

本发明提供一种存储器装置，其在某些实施例中包括耦合到位线的存储器元件和经由所述位线耦合到所述存储器元件的量化电路。在一些实施例中，所述量化电路包括具有输入和输出的模/数转换器以及包括存储器的数字滤波器。所述模/数转换器的所述输入可耦合到所述位线，且所述模/数转换器的所述输出可耦合到所述数字滤波器。

Description

包含数字滤波器和存储器的△Σ读出放大器
技术领域
本发明的实施例大体上涉及存储器装置，且更具体来说，涉及具有用于从存储器装置中的存储器元件读取和/或向所述存储器元件写入的存储器的数字滤波器。
背景技术
一般来说，存储器装置包括存储器元件阵列和相关联的读出电路。存储器元件存储数据，且读出电路从存储器元件读取数据。举例来说，为了读取数据，使电流通过存储器元件，且由读出电路测量电流或所得电压。常规上，读出电路通过将所述电流或电压与参考电流或电压进行比较来对其进行测量。依据电流或电压是否大于参考值而定，读出电路输出为1或0的值。也就是说，读出电路将来自存储器元件的模拟信号量化或数字化成两个逻辑状态中的一者。
读出电路还在向存储器元件写入时提供反馈。在一些存储器装置中，写入是反复的过程，其中通过以递增方式改变存储器元件的某一性质(例如存储在浮动栅极上的电荷)而将值写入到存储器元件。在每一次反复之后，读出电路从存储器元件进行读取以确定改变的性质是否反映待写入到存储器元件的目标值。如果所述性质指示正确的值，那么以递增方式改变所述性质的过程停止。否则，使所述性质改变另一增量，且读出电路从存储器元件进行读取，重复所述过程直到存储器元件存储目标值为止。因此，在每次将数据写入到存储器元件时，读出电路可能数次从存储器元件进行读取并将所得值与目标值进行比较。
某些常规读出电路可能会减缓写入过程。这些读出电路在每次其将目标值与存储器元件所存储的值进行比较时经由输入/输出总线请求并接收目标值。经由输入/输出总线获取目标值可能花费若干个时钟周期。因此，这些读出电路可能会增加写入过程的每一反复之间的时间，且因此减缓存储器装置的操作。
另外，一些常规读出电路包括增大存储器装置大小的比较电路，这倾向于增大其成本。某些常规读出电路包括在写入操作期间将目标值与存储器元件所存储的值进行比较的比较电路。对于多位存储器元件，比较电路可将多位目标值的每一数位与存储器元件所存储的多位值的每一数位进行比较。经配置以比较每一数位的电路可能消耗宝贵的芯片表面面积，尤其是在经设计以读出多位存储器元件的读出电路中。
附图说明
图1说明根据本发明的实施例的电子装置；
图2说明根据本发明的实施例的存储器装置；
图3说明根据本发明的实施例的存储器阵列；
图4说明根据本发明的实施例的存储器元件；
图5说明根据本发明的实施例的存储不同值的存储器元件的I-V迹线；
图6说明在读取操作期间位线电流中的噪声；
图7说明根据本发明的实施例的量化电路；
图8说明根据本发明的实施例的Δ-∑读出电路；
图9和图10说明在图8的量化电路的操作期间的电流流动；
图11到图13说明在分别读出小、中等和大电流时图8的量化电路中的电压；
图14是图8的量化电路的位线电流对计数器输出的曲线图；
图15是根据本发明的实施例的计数对量化电路输出的曲线图；
图16是根据本发明的实施例的计数器的实例；
图17是根据本发明的实施例的可由图16的计数器使用的触发器的实例；
图18是根据本发明的实施例的读取操作的实例的流程图；
图19是根据本发明的实施例的写入操作的实例的流程图；
图20是根据本发明的实施例的写入操作的第二实例的流程图；
图21是根据本发明的实施例的写入操作的第三实例的流程图；
图22是根据本发明的实施例的写入操作的第四实例的流程图；
图23是根据本发明的实施例的写入操作的第五实例的流程图；
图24是根据本发明的实施例的写入操作的第六实例的流程图；以及
图25是根据本发明的实施例的包括图2的存储器装置的系统的实例。
具体实施方式
以下描述本发明的各种实施例。致力于提供这些实施例的简明描述，本说明书中并未描述实际实施方案的所有特征。应了解，在任何此类实际实施方案的开发中，如在任何工程或设计项目中，必须做出众多实施方案特定的决策来实现开发者的特定目标，例如服从系统相关和商业相关的约束，所述约束可能在各个实施方案间变化。此外，所属领域的技术人员在得益于本发明之后应了解，这样的开发尝试可能是复杂且耗时的，但并不是设计、制造和生产的例行任务。
随后描述的一些实施例可解决上文所论述的常规读出电路所具有的问题中的一者或一者以上。一些实施例包括经配置以检测电压和/或电流的微小差异的量化电路。在某些实施例中，量化电路可包括具有存储器的数字滤波器(例如计数器)。如下文所解释，数字滤波器中的存储器可通过在本地存储待写入到存储器元件的值而加快写入操作。另外，在一些实施例中，存储器可存储用以初始化计数器的预设值，使得可使用相对简单的电路来确定存储器元件是否存储正被写入的目标值。
以下描述开始于根据本发明的实施例的使用量化电路的系统的实例以及这些系统内可由所述量化电路解决的问题的概述，如参看图1到图7所描述。接着，参看图8到图15描述量化电路的特定实例，且参看图16和图17描述具有存储器的计数器的特定实例。最后，参看图18到图23描述读取操作的实例和写入操作的若干实例。
图1描绘可根据本发明实施例中的一者或一者以上而制造和配置的电子装置10。所说明的电子装置10包括存储器装置12，其可包括多位存储器元件和量化电路，如下文进一步解释。替代地或另外地，电子装置10可包括具有量化电路的成像装置13。
无数装置可体现本发明技术中的一者或一者以上。举例来说，电子装置10可为存储装置、通信装置、娱乐装置、成像系统或例如个人计算机、服务器、主机、平板计算机、掌上型计算机或膝上型计算机等计算机系统。
图2描绘存储器装置12的实施例的框图。所说明的存储器装置12可包括存储器阵列14、量化电路16、列解码器18、列地址锁存器20、行驱动器22、行解码器24、行地址锁存器26和控制电路28。如下文参看图3所描述，存储器阵列14可包括布置成行和列的存储器元件矩阵。如将了解到的，成像装置13(图1)可包括类似的特征，除了在成像装置13的情况下，存储器阵列14将包括例如互补金属氧化物半导体(CMOS)成像元件等成像元件的矩阵。
在存取存储器元件时，控制电路可接收从目标存储器地址读取或向目标存储器地址写入的命令。控制电路28接着可将目标地址转换成行地址和列地址。在所说明的实施例中，行地址总线30将行地址传输到行地址锁存器26，且列地址总线32将列地址传输到列地址锁存器20。在适当稳定时间之后，可由控制电路28断言行地址选通(RAS)信号34(或其它控制时钟信号)，且行地址锁存器26可锁存所传输的行地址。类似地，控制电路28可断言列地址选通36，且列地址锁存器20可锁存所传输的列地址。
一旦行地址和列地址被锁存，行解码器24便可确定存储器阵列14中的哪一行对应于经锁存的行地址，且行驱动器22可对选定行断言信号。类似地，列解码器18可确定存储器阵列14中的哪一列对应于经锁存的列地址，且量化电路16可读出选定列上的电压或电流。下文描述读取和写入的额外细节。
图3说明存储器阵列14的实例。所说明的存储器阵列14包括多个位线38、40、42、44和46(也称作BL0到BL4)以及多个字线48、50、52、54、56、58、60和62(也称作WL0到WL7)。这些位线和字线是电导线。存储器阵列14进一步包括多个存储器元件64，其每一者可被布置成与所述位线中的一者和所述字线中的一者相交。在其它实施例中，可将成像元件安置在这些交点中的每一者处。存储器元件和成像元件大体上可称作内部数据存储位置，即经配置以在由例如下文论述的量化电路等读出电路存取时传达传感器所存储或产生的数据的装置。内部数据存储位置可形成于集成半导体装置上，所述集成半导体装置还包括存储器装置12(或成像装置13)的其它组件。
在一些实施例中，所说明的存储器元件64是快闪存储器装置。下文参看图4和图5进一步描述快闪存储器元件的操作。应注意到，在其它实施例中，存储器元件64可包括其它类型的易失性或非易失性存储器。举例来说，存储器元件64可包括电阻性存储器，例如相变存储器或磁阻存储器。在另一实例中，存储器元件64可包括电容器，例如堆叠式或沟槽式电容器。一些类型的存储器元件64可包括存取装置，例如与存储器元件64中的每一者相关联的晶体管或二极管，或者存储器元件64可能不包括存取装置，例如在交叉点阵列中。
图4说明模拟任意选定的存储器元件64的操作的电路66，所述存储器元件64安置在WL3与BL0的交点处。此电路66包括电容器68、漏极前电阻器70(RPD)、源极后电阻器72(RPS)和接地74。电阻器70和72模拟与正被读出的存储器元件64串联的其它装置。所说明的存储器元件64包括栅极76、浮动栅极78、漏极80和源极82。在电路66中，漏极80和源极82串联安置于漏极前电阻器70与源极后电阻器72之间。栅极76耦合到WL3。漏极前电阻器70、漏极80、源极82和源极后电阻器72串联安置于位线BL0上。模拟位线的电容的电容器68具有耦合到接地74的一个板和耦合到位线BL0的另一个板，其与存储器元件64并联。
电路66的若干个组件表示在操作期间影响存储器元件64的现象。漏极前电阻器70大体上表示在耦合到WL3上方的位线(即，来自WL3的上升电流)的存储器元件64被接通时(例如，在读取操作期间)这些存储器元件64的漏极到位线电阻。类似地，源极后电阻器72大体上对应于在耦合到WL3下方的位线的存储器元件64被选定时这些存储器元件64的源极到接地电阻。电路66模拟与读取处于WL3与BL0的交点处的存储器元件64相关联的电现象。
现将参看图4和图5来简要描述存储器元件64的操作。图5说明位线电流(IBit)、字线电压(VWL)和浮动栅极78的电压(VFG)之间的一种电位关系。如由图5所说明，VFG影响存储器元件64对给定VWL的响应。减小浮动栅极的电压使存储器元件64的I-V曲线向右移位。也就是说，位线电流与字线电压之间的关系取决于浮动栅极78的电压。存储器元件64可通过利用此效应来存储和输出数据。
为了将数据写入到存储器元件64，可在浮动栅极78上存储对应于所述数据的电荷。可通过向源极82、漏极80和/或栅极76施加电压来修改浮动栅极78的电荷，使得所得电场在浮动栅极78附近产生如福勒-诺德海姆穿隧(Fowler-Northam tunneling)和/或热电子注入等现象。最初，可通过操纵字线电压以驱动电子离开浮动栅极78来擦除存储器元件64。在一些实施例中，可大体上同时擦除存储器元件64的整个列或块。一旦存储器元件64被擦除，便可操纵栅极76电压以将指示数据值的电荷驱动到浮动栅极78上。在写入操作结束之后，所存储的电荷可保留于浮动栅极78上(即，存储器元件64可按非易失性方式存储数据)。
如图5所说明，可通过向栅极76施加电压VWL并测量所得位线电流IBit来读取由存储器元件64存储的值。图5所描绘的I-V迹线中的每一者对应于存储在浮动栅极上的不同电荷VFG，所述VFG不应与施加到栅极的电压VWL相混淆。在每一I-V迹线之间的浮动栅极70电压差是任意选定的比例因数“x”。所说明的I-V迹线对应于由存储器元件64存储的八个不同数据值，其中为0x的VFG表示二进制数据值000，为1x的VFG表示二进制数据值001，以此类推，直到为7x的VFG，其表示二进制数据值111。因此，通过向栅极76施加电压并测量所得位线电流，可测量存储在浮动栅极78上的电荷，且可读取所存储的数据。
读出位线电流的准确度可影响设计者试图存储在每一存储器元件64中的数据量。举例来说，在具有低敏感度的系统中，可在每一存储器元件64上存储单个位。在此类系统中，为0x的浮动栅极电压VFG可对应于值0，且为-7x的浮动栅极电压VFG可对应于值1。因此，对应于不同数据值的浮动栅极电压VFG的差异可能相对较大，且针对不同数据值的所得差异和位线电流也可能相对较大。因此，即使是低敏感度读出电路也可在读取操作期间分辨出位线电流的这些较大差异。相反，高敏感度读出电路可促进在每一存储器元件64中存储较多数据。举例来说，如果读出电路可区别图5所描绘的八个不同I-V迹线，那么存储器元件64可存储三个位。也就是说，存储在浮动栅极78上的八种不同电荷中的每一者可对应于不同的三位值：000、001、010、011、100、101、110或111。因此，精确测量位线电流IBIT的电路可允许设计者增加存储在每一存储器元件64中的数据量。
然而，如上文所提及，多种效应可能干扰对位线电流的准确测量。举例来说，存储器元件64沿位线的位置可能影响RPD和RPS，这可能影响字线电压VWL与位线电流IBIT之间的关系。为了说明这些效应，图6描绘在从存储器元件64读取时位线上的噪声。如所说明，位线电流IBIT中的噪声可能致使位线电流IBIT波动。有时，波动可能足够大而致使位线电流IBIT达到对应于不同的所存储数据值的电平，这可能致使从存储器元件64读取错误值。举例来说，如果在对应于任意选定的峰值的时间84处读出位线电流，那么可能读取数据值100而不是正确的数据值011。类似地，如果在对应于任意选定的局部最小值的时间86处读出位线电流，那么可能读取数据值010而不是数据值011。因此，位线上的噪声可能造成来自存储器元件64的错误读数。
图7描绘可倾向于减小错误读数的可能性的量化电路16。所说明的量化电路16包括分别耦合到位线38、40、42、44和46中的每一者的模/数转换器88和数字滤波器90。也就是说，每一位线38、40、42、44和46可连接到不同的模/数转换器88和数字滤波器90。数字滤波器90又可连接到输入/输出总线92，输入/输出总线92可连接到列解码器18、列地址锁存器20和/或控制电路28(参见图2)。在所说明的实施例中，数字滤波器90中的每一者包括存储器91，其可在本地存储待写入到存储器元件64的值，如下文所解释。
在操作中，量化电路16可按对抗噪声相对强健的方式数字化来自存储器元件64的模拟信号。如下文所解释，量化电路16可通过将模拟信号转换成位流并从位流以数字方式过滤高频分量而进行数字化。
模/数转换器88可为一位模/数转换器或多位模/数转换器。在当前实施例中，模/数转换器88从存储器元件64接收模拟信号(例如，位线电流IBIT或位线电压VBL)，且输出对应于模拟信号的位流。位流可为一位串行信号，其具有大体上表示或对应于来自存储器元件64的模拟信号的时间平均值的时间平均值。也就是说，位流可在值0与值1之间波动，但其在足够长时段上的平均值可与来自存储器元件64的模拟信号的平均值成比例。在某些实施例中，来自模/数转换器88的位流可为模拟信号的脉冲密度调制(PDM)型式。模/数转换器88可在位流信号路径94上将位流传输到数字滤波器90。
数字滤波器90可从位流移除高频噪声。为此目的，数字滤波器90可为例如计数器等低通滤波器，其经配置以在读出时间(即，读取存储器元件64的时段)上对位流求平均或积分。因此，数字滤波器90可输出表示位流的平均值和来自存储器元件64的模拟信号的平均值两者的值。在一些实施例中，数字滤波器90是计数器，且数字滤波器90的截止频率可通过调整读出时间的持续时间来选择。在当前实施例中，增加读出时间将降低截止频率。也就是说，可通过在输出最终值之前调整对位流进行积分和/或求平均的时段来调谐数字滤波器90的频率响应。下文参看图15进一步描述数字滤波器90的频率响应。对于多位存储器元件64，来自数字滤波器90的输出可为多位二进制信号，例如，串行和/或并行传输的数字字。
有利的是，在某些实施例中，量化电路16可促进多位存储器元件64的使用。如上文所描述，在传统设计中，存储器元件64存储的离散数据值的数目可受对噪声作出反应的读出放大器的限制。相反，量化电路16可能较不易受噪声的影响，且因此，存储器元件64可经配置以存储额外数据。在无高频噪声的情况下，可使表示不同数据值的信号之间的间隔较小，且由给定存储器元件64存储的数据值的数目可增加。因此，有益的是，量化电路16可读出存储器元件64，所述存储器元件64对于每一存储器元件64存储若干位数据，例如2、3、4、5、6、7、8或更多位。
尽管量化电路16可能在比常规设计长的时段上对来自存储器元件64的信号进行取样，但存储器装置12的整体速度可得到改进。如与常规装置相比，存储器装置12的每一读取或写入操作可将较多位数据传送进入或离开存储器元件64。因此，虽然每一读取或写入操作可能花费较长时间，但可在操作期间读取或写入较多数据，从而改进整体性能。此外，在一些存储器装置12中，可与读取或写入操作并行执行某些处理，从而进一步减小较长读出时间的总体影响。举例来说，在一些实施例中，可将存储器阵列14划分成至少部分独立操作的组，使得在向一个组写入数据或从一个组读取数据的同时，另一组可并行地读取或写入数据。
图8说明量化电路16的一个实施方案的细节。在此实施例中，数字滤波器90是具有存储器91的计数器，且模/数转换器88是一阶Δ-∑调制器。所说明的Δ-∑调制器88可包括经锁存比较器96(下文中称作“比较器”)、电容器98和开关100。在其它实施例中，可使用其它类型的数字滤波器和模/数转换器。
如所说明，计数器90的输入可连接到位流信号路径94，位流信号路径94可连接到比较器96的输出。比较器96的输出还可由反馈信号路径102连接到开关100的栅极。开关100的输出端子(例如，源极或漏极)可串联连接到位线38、40、42、44或46中的一者，且开关100的输入端子可连接到参考电流源104(IRef)。电容器98的一个板可连接到位线38、40、42、44或46中的一者，且电容器98的另一个板可连接到接地。
所说明的计数器90对位流94在取样周期期间处于逻辑高值或逻辑低值的时钟周期的数目进行计数。计数器可依据实施例而向上计数或向下计数。在一些实施例中，计数器90可进行向上计数和向下计数两者：对位流具有逻辑高值的每一时钟周期向上计1，且对位流具有逻辑低值的每一时钟周期向下计1。计数器90的输出端子(D0到D5)可连接到输入/输出总线92以用于传输计数。计数器90可经配置以在复位信号被断言时被复位为0或某一其它值。在一些实施例中，计数器90可为D-触发器(例如，具有用于存储初始值和/或待写入到存储器元件64的值的SRAM或其它存储器的D-触发器)的串联连接。
在所说明的实施例中，经计时的比较器96将参考电压(VRef)与位线38、40、42、44或46中的一者的电压(VBL)进行比较，所述电压(VBL)可大体上等于电容器98的一个板的电压。比较器96可被计时(例如，由下降和/或上升边沿触发)，且可基于时钟信号按规则间隔执行比较，例如每时钟周期一次。另外，比较器96可在各比较之间锁存(即，继续输出)值(VFB)。因此，当时钟发信号通知比较器96执行比较时，如果VBL小于VRef，那么比较器96可将其输出锁存为逻辑低值，如下文参看图9所描述。相反，如果VBL大于VRef，那么比较器96可在其输出上锁存逻辑高值，如下文参看图10所描述。因此，所说明的比较器96输出指示VBL是否大于VRef的位流，其中所述指示被每时钟周期更新一次。
有利的是，在一些实施例中，量化电路16可针对每一列多电平存储器元件64包括单个比较器(例如，不超过一个)。相反，常规读出电路经常包括多个比较器来从多位存储器单元进行读取，从而潜在地增加装置复杂性和成本。
电容器98可通过位线38、40、42、44和46的电容性耦合而形成。在其它设计中，将此类型的电容称作寄生电容，因为其经常阻碍装置的操作。然而，在此实施例中，电容器98可用以对位线38、40、42、44或46上的电流与参考电流之间的差异求积分以形成位流，如下文进一步解释。在一些实施例中，电容器98可用提供比“寄生”位线电容大的电容的集成电容器补充或替代。
所说明的开关100选择性地从参考电流源104传输电流IRef。在各种实施例中，开关100可为受反馈信号路径102上的VFB信号控制的PMOS晶体管(如图8到图10中所说明)或NMOS晶体管(如图17中所说明)。
现将参看图9到图12描述量化电路16的操作。具体来说，图9和图10描绘当比较器96分别被锁存为低和高时量化电路16中的电流流动。图11说明从比较器96输出的位流VBL以及计数器90针对相对较小位线电流的对应渐增计数。图12描绘在测量中等大小的位线电流时的相同电压，且图13描绘在测量相对较大的位线电流时的这些电压。
为了测量通过存储器元件64的电流，所说明的Δ-∑调制器88利用瞬态效应来产生表示位线电流IBIT的位流。具体来说，Δ-∑调制器88可凭借从参考电流IREF减去位线电流IBIT的分流器反复地使电容器98充电和放电。因此，通过存储器元件64的大电流可快速地使电容器98放电，且通过存储器元件64的小电流可缓慢地使电容器98放电。
为了使电容器98充电和放电，Δ-∑调制器88在两个状态之间切换：由图9描绘的状态(下文中称作“充电状态”)和由图10描绘的状态(下文中称为“放电状态”)。每当Δ-∑调制器88在这两个状态之间改变时，位流从逻辑高值变成逻辑低值或从逻辑低值变成逻辑高值。Δ-∑调制器88处于由图9或图10所说明的状态中的时间比例可与通过存储器元件64的位线电流IBIT的大小成比例。位线电流IBIT越大，Δ-∑调制器88处于图9所说明的状态(而非图10所说明的状态)中的时间就越多，且位流具有逻辑低值的时间就越多。
以充电状态(图9)开始，电容器98最初可累积电荷。为此目的，可将比较器96的输出锁存为逻辑低，其如上文所提及可在VBL小于VRef时发生。可通过反馈信号路径102将逻辑低传达给开关100，且开关100可闭合，从而通过位线38、40、42、44或46中的一者传导参考电流IRef，如图9中的较大箭头所指示。流过参考电流源104的电子的一部分可由电容器98存储，如较小水平箭头所指示，且剩余部分可传导通过存储器元件64，即位线电流IBit，如较小垂直箭头所指示。因此，电容器98可累积电荷，且VBL可增大。
比较器96和参考电流源104可协作以在离散数目的时钟周期中使电容器98充电。也就是说，在Δ-∑调制器88进入充电状态时，Δ-∑调制器88可保持于此状态中历时整数数目个时钟周期。在所说明的实施例中，输出被锁存的比较器96在每一时钟周期仅改变状态一次，所以由比较器96的输出VFB控制的开关100在离散数目的时钟周期中传导电流。因此，参考电流源104在整数数目个时钟周期中传导电流IRef通过位线且进入电容器98中。
在使电容器98充电的每一时钟周期之后，Δ-∑调制器88可依据VBL和VRef的相对值而从充电状态转变为放电状态，所述放电状态由图10说明。每时钟周期一次(或按某其它适当间隔，例如每时钟周期两次)，比较器96可将电容器的电压VBL与参考电压VRef进行比较。如果电容器98已被充电到VBL大于VRef的点，那么比较器96的输出可转变为逻辑高，如图10中所说明。可通过反馈信号路径102将逻辑高信号传达到开关100，从而断开开关100。因此，参考电流源104可停止使电流流过存储器元件64并进入电容器98中，且电容器98可开始通过存储器元件64放电。
在当前实施例中，Δ-∑调制器88在离散数目的时钟间隔中使电容器98放电。在使电容器98放电的每一时钟周期之后，Δ-∑调制器88将VBL与VRef进行比较。如果VBL仍大于VRef，那么比较器96可继续输出逻辑高信号，即VFB＝1，且开关100保持断开。另一方面，如果足够的电流已流出电容器98而使得VBL小于VRef，那么比较器96可输出逻辑低信号，即VFB＝0，且开关100可闭合，从而使Δ-∑调制器88转变回到充电状态且起始新循环。
计数器90可通过监视位流信号路径94而对Δ-∑调制器88处于充电状态或放电状态中的时钟周期的数目进行计数。位流信号路径94可凭借比较器96的输出VFB在逻辑高与逻辑低之间来回转变，且计数器90可每时钟周期一次(或其它适当间隔)基于位流是逻辑高还是逻辑低而使计数递增和/或递减。在读出时间已过去之后，计数器90可在输出端子D0到D5上输出指示计数的信号。如下文所解释，计数可对应于(例如，成比例地)位线电流IBit。在一些实施例中，计数器90可用存储在存储器91中的值来预设，使得相对简单的电路可确定存储器元件64是否存储目标值，如下文所解释。
图11到图13说明在读取存储器元件64时量化电路16中的电压VFB和VBL。具体来说，图11说明低电流情况，其中存储器元件64所存储的值对应于相对较低的位线电流。类似地，图12说明中等电流情况，且图13说明高电流情况。在这些图式中的每一者中，下部迹线的纵坐标表示位流信号路径94的电压VFB，且上部迹线的纵坐标说明位线电压VBL。所述迹线中的每一者中的横坐标表示时间，其中下部迹线与上部迹线同步，且时间轴的持续时间是一个读出时间106。
如图11所说明，最初通过断言复位信号将计数器90设定为0(或某一其它适当的值，如下文参看图15到图23所描述)。在一些实施例中，Δ-∑调制器88可能在起始读出时间并复位计数器90之前经历许多启动循环以达到稳态操作。在所说明的读取操作开始时，Δ-∑调制器88处于充电状态，其使电容器98充电且增大VBL，如尺寸箭头108所指示。在下一时钟周期开始时，比较器96将位线电压与参考电压进行比较且确定位线电压大于参考电压。因此，位流信号路径94(VFB)转变为逻辑高电压，且Δ-∑调制器88转变为放电状态。另外，计数器90使计数递增1以说明位流信号94保持逻辑低值的一个时钟周期。接下来，存储在电容器98上的电荷通过存储器元件64排出，且位线电压下降，直到比较器96检测到VBL小于VRef为止(在此点处循环重复)。循环具有周期112，其可划分为充电部分114和放电部分116。在读出时间106中在每一循环期间一次，计数器90中所存储的计数可增加1。在读出时间106的末端，计数器90可输出总计数。
图11与图12和图13的比较说明计数为何与位线电流相关。在图13的高电流情况中，所存储的电荷相对于其它情况迅速地从电容器98排出，因为位线电流IBIT较大，且因此Δ-∑调制器88在充电状态中比在放电状态中花费更多时间。因此，位流对于读出时间106的大部分具有逻辑低值，从而增大计数。
可考虑时钟频率和预期位线电流范围两者来选择电容器98的电容。举例来说，电容器98可足够大而使得电容器98在位线电流IBIT处于其最低预期值或处于其最高预期值时不完全放电或饱和。也就是说，在一些实施例中，电容器98在读取存储器元件64的同时大体上保持于瞬态中。类似地，对比较器96进行计时的频率可能影响电容器98的设计。相对高频率时钟信号可能留给电容器98相对较少的时间来在各时钟周期之间放电或饱和，从而引导设计者选择较小电容器98。
类似地，可考虑预期位线电流范围来选择参考电流的大小。具体来说，在某些实施例中，参考电流小于最大预期位线电流IBIT，使得在最大位线电流IBIT的情况下，电容器98可从参考电流汲取电荷，而参考电流的剩余部分流过存储器元件64。
图14说明对于当前论述的实施例的位线电流IBIT与计数之间的关系。如图14所说明，计数大体上与位线电流IBIT成比例。此关系由以下等式(等式1)描述，其中NST表示在读出时间期间的时钟周期的数目：
IBit/IRef＝计数/NST
因此，在所说明的实施例中，计数指示位线电流IBIT，位线电流IBIT指示存储器元件64所存储的值。
有利的是，量化电路16可将位线电流IBIT分类为属于大量类别中的一者，所述类别中的每一者由计数的增量表示。也就是说，量化电路16可分辨位线电流IBIT的微小差异。量化电路16的分辨率可由以下等式(等式2)表征，其中IMR表示位线电流IBIT的最小可分辨差异，即量化电路16的分辨率：
IMR＝IRef/NST
因此，可通过增加读出时间或时钟频率或通过减小IRef(其可能限制最大单元电流，因为IMR小于IRef)而增大量化电路16的分辨率。
量化电路16的分辨率可促进在存储器元件64中存储多个位或在图像传感器元件中检测多个等级的光强度。举例来说，如果量化电路16经配置以将位线电流IBIT分类为四个不同电平中的一者，那么存储器元件64可存储两位数据，或者如果量化电路16经配置以将位线电流IBIT分类为八个不同电流电平中的一者，那么存储器元件64可存储三位数据。对于当前实施例，存储器元件64所存储的位的数目可由以下等式(等式3)表征，其中NB表示存储器元件64所存储的位的数目，且IRange表示通过存储器元件64的可编程位线电流的范围：
NB＝log(IRange/IMR)/log 2
简而言之，在当前实施例中，较大分辨率转化为给定存储器元件64的较高密度数据存储。
图15为说明可借以配置计数器90以进一步减小噪声影响的一个方式的曲线图。在图15中，横坐标表示计数，且纵坐标表示量化电路16的输出。在当前实施例中，计数的三个最低有效数位由于潜在地被噪声破坏而被忽略不计。也就是说，D0到D2(图8)既不连接到输入/输出总线92，也不被视为传达存储器元件64所存储的数据。因此，一范围的计数器值可表示存储器元件64所存储的单个数据值。举例来说，在当前实施例中，将在001000到001111的范围内的计数值解释为表示数据值001。以此方式表示数据可进一步减小噪声影响，因为在许多实施例中，即使噪声影响计数，其也将必须在读出时间的相当大部分中以一致方式影响计数来影响计数的较高有效数位。也就是说，忽略不计较低有效数位可降低计数器90的截止频率。在其它实施例中，可从计数截去较少、较多数位或不截去任何数位(因为其潜在地表示噪声)。
截去较低有效数位可能在输出中引入舍入误差或向下偏差。可通过以解决此偏差的方式预设计数器90来减轻此影响。计数器90可在从存储器元件64读取之前或在向存储器元件64写入之前预设。在一些实施例中，预设值可为表示单个输出值的计数器值的范围的大小的二分之一。换句话说，如果从输出截去m个数位，那么可在从存储器元件64读取之前或在向存储器元件64写入之前将计数器90预设为2m的二分之一。在一些实施例中，存储器91可存储此预设值，如下文参看图16到图23所描述。
图16说明可用于量化电路16中的计数器90的实例。所说明的计数器90包括六个级联触发器118到128。所说明的触发器118到128中的每一者包括存储器91，其可包括静态随机存取存储器(SRAM)、动态存取随机存取存储器(DRAM)或其它适当类型的存储器。所说明的触发器118到128中的每一者包括标记为Q的输出，其表示计数的一个数位，其中触发器118表示最低有效位且触发器128表示最高有效位。在每一所说明的触发器118到128中，作为Q输出的反相型式的Q_bar输出耦合到标记为D的输入和表示下一最高数位的触发器的时钟输入(耦合到位流94的触发器118的时钟输入除外)。
每一所说明的触发器118到128还包括存储、传送和D-初始输入。可断言这些输入以在本地存储待写入到存储器元件64的目标值且预设计数器90。断言存储信号可致使触发器118到128将D-初始输入上的信号存储于存储器91中。在所说明的实施例中，D-初始信号和Q信号处于不同的信号路径上。然而，在其它实施例中，所述信号可共享信号路径。断言传送信号可致使每一触发器118到128对其自身进行预设，使得其输出Q对应于存储在存储器91中的值。
图17说明触发器130的实例，其可体现图16中所说明的触发器118到128。所说明的触发器130包括D-触发器132和SRAM 134。D-触发器132可包括主控触发器136和从属触发器138。这些触发器136和138可为边沿触发型触发器，例如上升边沿触发型或下降边沿触发型。主控触发器136和从属触发器138两者均包括反相器140和142，其中每一反相器的输入连接到同一触发器136或138中的另一反相器的输出。在从属触发器138中，Q输出连接于这些反相器140与142之间，且Q_bar输出连接到反相器142的输出。在主控触发器136中，D输入耦合到反相器140的输入。另外，主控触发器136中的反相器140的输入可耦合到SRAM 134的第一输出144，且从属触发器138中的反相器140的输入可耦合到SRAM 134的第二输出146，其中第二输出146为第一输出144的反相型式。
D-触发器132还包括多个传输门148、150、152、154、156、158、160、162、164、166。每一所说明的传输门148到166包括PMOS和NMOS晶体管，其具有经反相的控制信号，例如clock和clock。NMOS门可传递比PMOS门强的逻辑低信号，且PMOS门可传递比NMOS门强的逻辑高信号。因此，图17所说明的传输门布置可通过传输门148到166传输相对纯净的轨到轨信号，而不管信号的内容如何。
这些传输门148到166可由时钟信号和传送信号控制，如图17所指示。在操作中，传输门148到146可通过防止连接到反相器140的输入的信号彼此抵抗而改进D-触发器132的噪声性能。也就是说，传输门148到166可针对D输入、来自SRAM 144或146的信号或者来自反相器142的反馈信号使信号路径与反相器140的输入闭合(即连接，使得电流可流动)。因此，D-触发器132可快于无传输门的D-触发器作出响应，因为传输门隔离了电位输入与反相器140，从而加快反相器140的输入的状态改变。
在操作中，D-触发器132可根据时钟信号传送数据。举例来说，在时钟信号的上升边沿上，主控触发器136可将反相器142的输出的值传送到从属触发器138，且俘获D-输入的值。
SRAM 134可包括反相器168和170以及传输门172和174。在当前实施例中，反相器168的输出连接到反相器170的输入，且反相器168的输入经由传输门172连接到反相器170的输出。D-初始输入可经由传输门174连接到反相器168的输入。传输门172和174可由存储信号控制，其中逻辑高存储信号断开传输门174且闭合传输门172，且反之亦然。
所说明的触发器130可表征为存储三位数据。在此实施例中，SRAM 134存储一位数据，主控触发器136的状态存储第二位数据，且从属触发器138的状态存储第三位数据。换句话说，所说明的触发器130具有三个自由度，这意味着其状态可用三个变量来描述。在其它实施例中，触发器130可存储较多或较少数据。然而，主控触发器136和从属触发器138与SRAM的不同之处在于其至少部分受时钟信号控制。
图18描绘由量化电路16的某些实施例执行的读取操作174的实例。如框176所说明，读取操作174以预设计数器开始。在当前实施例中，将计数器预设为2m的二分之一(其中m为从计数丢弃的数位的数目)以使在从计数截去数位时的舍去效应最终得到平衡。或者，可将计数器设定为0或某一其它值。
在一些实施例中，预设包括存储和传送预设值。举例来说，在使用图16所说明的计数器90的一些实施例中，预设包括断言待在D0-输入到D5-输入上传送的值和断言存储信号。在这些实施例中，在存储预设值之后，通过断言传送信号将预设值传送到D-触发器132(图17)。
接下来，如框178所说明，使参考电流传导进入电容器(例如，图8中所说明的电容器98)且通过存储器单元。接着，如框180所描绘，进行关于是否已开始新时钟周期的确定。依据结果而定，读取操作174返回到框178或继续到框182，在框182处进行关于电容器的电压是否大于参考电压的确定。依据结果而定，读取操作174返回到框178或继续到框184，在该点处不再传导参考电流。
接下来，如框186所描绘，通过存储器元件使电容器放电，且如框188所描绘，进行关于是否已开始新时钟周期的确定。基于确定的结果，如框186所描述，电容器继续通过存储器单元放电，或如框190所描绘，使计数增加1。在一些实施例中，计数器可向下而不是向上计数，且计数可减小1而不是增加1。
在改变计数之后，如框192所描绘，进行关于电容器的电压是否小于参考电压的确定。基于确定的结果，读取操作174返回到框186以继续使电容器放电或继续到框194，在框194处进行关于读出时间是否已逝去的确定。基于框194处的确定，读取操作174返回到框178以起始新的充电和放电循环或如框196所描绘，输出来自计数器的数据值。
如框196所说明，计数器接着可将计数截去m个最低有效数位。接下来，如框198所说明，输出被截值作为由存储器元件存储的数据值。输出数据可包括：将数据存储于有形的机器可读存储器中；将数据传输到另一组件；显示数据或在后续计算中使用数据。
图19说明写入操作200的实例。如框202所说明，所说明的写入操作200通过擦除存储器元件而开始。擦除存储器元件可包括大体上同时擦除整行或整组存储器元件。
接下来，在当前实施例中，如框204所说明，计算预设值。计算预设值可包括计算解决在从计数截去位时的舍入误差的预设值。在当前实施例中，计算预设值开始于使待写入到存储器元件的目标值乘以2m，其中m是计数的作为噪声被忽略不计的最低有效数位的数目，如框206所说明。举例来说，如果目标值是010且m＝3，那么2m等于8，且框206所说明的乘法动作得到乘积010000。
为了完成计算预设值，在当前实施例中，将2m的二分之一加到框206所说明的乘法动作的乘积，如框208所说明。举例来说，继续先前实例，如果框206所说明的动作的乘积为010000且截去三个数位(m＝3)，那么预设值等于010100。在其它实施例中，可省略此动作，这并不是暗示本文中描述的其它动作不可也被省略。
接下来，在当前实施例中，如框210所说明，在本地存储待写入到存储器元件的预设值。在本地存储预设值可包括将预设值存储于与计数器集成的存储器中，如图16和图17所说明。在其它实施例中，在本地存储所述值可包括将预设值存储于与每一列或块存储器元件相关联的专用存储器中。如下文所解释，在一些实施例中，可在不经由输入/输出总线92向更多远距离组件(例如，列解码器18、列地址锁存器20或控制电路28(图2))请求预设值的情况下存取在本地存储的预设值。
在本地存储预设值之后，如框212所说明，可将用于存储数据的存储器元件性质调整一个增量。调整存储器元件性质可包括将电荷驱动到浮动栅极上或部分改变相变存储器元件的相位。在调整存储器元件性质之后，如框124所说明，读取存储器元件。此步骤可包括执行图18中所说明的读取操作174。在一些实施例中，可在无框196所说明的截去动作的情况下执行读取操作174。
在读取存储器元件之后，如框218所说明，确定存储器元件所存储的值是否大体上等于待写入到存储器元件的预设值。如果待写入的值并不大体上等于待存储的值，那么可将存储器元件性质调整另一增量，且操作200可返回到框212。另一方面，如果存储器元件所存储的值大体上等于预设值，那么如框220所说明，写入操作200可结束。在各种实施例中，框218所说明的比较可包括确定存储器元件所存储的值是否大于或等于预设值或在预设值的某一容差内。
图20说明写入操作222的第二实例。在此实施例中，用与图19中相同的参考数字说明的动作大体上类似于先前参看图19所论述的那些动作。除了这些动作以外，所说明的写入操作222还包括计算预设值的不同方式，如框224所说明。在此实施例中，在框206和208所说明的动作中解决舍入误差之后，将所得总和的每一数位反转以计算预设值。举例来说，如果目标值为四位字1101，且丢弃四个最低有效位以使噪声衰减(即，m＝4)，那么框206和208所说明的动作的结果为1101 1000，且框226所说明的反转动作得到预设值0010 0111。在此动作中，前端的0也应被反转，例如在使用十数位计数器的实施例中，全部十个数位都应被反转，即使框206和208所说明的动作的结果可由较少数位表示。
在写入操作222中，在本地存储预设值之后，使用所述预设值来预设计数器，如框228所说明。在例如图16所说明的实施例等一些实施例中，预设计数器可包括断言传送信号。
用这个值预设计数器可简化执行框230所说明的比较的电路。在当前实施例中，确定计数是否全部为1(例如，对于八位计数器为1111 1111)，而不是将从存储器元件读取的值的每一数位与目标值的相应数位进行比较来确定存储器元件是否存储目标值。以框224所说明的方式计算预设值可得到与目标值和舍入误差校正合计为由计数器全部用1表示的值的预设值。
框230所说明的比较可包括确定计数是否大于0或在0的某一容差内，例如在0加减2m的二分之一的范围内。如果在框230所说明的比较中作出肯定的确定，那么写入操作222可结束。否则，写入操作222可返回到框228所说明的动作，且计数器可(例如)通过断言传送信号(图16)用预设值再次复位。有利的是，因为在当前实施例中在本地存储预设值，所以预设计数器与经由输入/输出总线92请求预设值或目标值的实施例相比可相对快速地发生。
图21说明写入操作232的另一实例。在此实施例中，如框234所说明的计算预设值包括反转计数的每一数位且接着加1，如框236所说明。稍后在操作232中，通过确定是否计数的每一数位大致上等于0(例如，在八位计数器中为0000 0000)而确定存储器元件是否存储正确值，如框238所说明。
图22说明写入操作240的另一实例。在此实施例中，保留计数的最高有效数位用于指示存储器元件是否存储目标值。在此实施例中，计算预设值包括从1加上计数器的最大值的二分之一减去总和，如框242中的框244所说明。计数器的最大值为当计数器的输出端子(例如，图16所说明的实施例中的D0-输出到D5-输出)为逻辑高时由计数器表示的值。举例来说，在图16的六位计数器90中，计数器的最大值为11 1111。向这个值加1得到值100 0000，其二分之一为10 0000。在当前实施例中，从这个值减去总和。举例来说，如果框208所产生的总和为1 0100，那么从10 0000减去此值得到预设值00 1100。
在所说明的实施例中，计数器的最大数位指示存储器元件是否存储目标值。因此，在框246所说明的比较中，确定计数器的最高有效数位是否大致上等于1。举例来说，如果目标值为10，计数器具有六个数位，且丢弃三个数位，那么预设值为00 1100，且计数器在从存储目标值的存储器元件读取时从00 1100向上计数到10 0000。因此，在此实例中，最高有效数位发信号通知存储器元件是否存储目标值。有利的是，以此方式预设计数器可简化或消除确定存储器元件是否存储正确值的电路。
图23说明写入操作248的另一实例。在此实施例中，通过向下而不是向上计数来读取存储器元件。此实施例类似于图22所说明的写入操作240，只是除了框250、252和254所说明的动作以外。在框249中的框250所说明的动作中，将总和加到计数器的最大值减1的二分之一以计算预设值。在框252所说明的动作中，通过向下而不是向上计数来读取存储器元件。举例来说，对于位流具有逻辑高值的每一时钟周期，计数器可使计数递减1。如同先前实施例，在此实施例中，计数的最高有效数位指示存储器元件是否存储目标值。然而，在所述实施例中，最大数位通过呈现值0来指示此。
图24说明写入操作256的另一实例。所说明的实施例开始于基于待写入到存储器元件的数据和指示存储器元件是否存储待写入的数据的信号值两者而计算预设值，如框258所说明。在某些实施例中，信号值可独立于正被写入到存储器元件的数据且由存储器装置的比较电路确定。换句话说，不管正被写入的数据的值如何，相同信号值指示存储器元件存储正被写入的数据，因为信号值是针对比较电路而定制。举例来说，在图20的实施例中，信号值在计数的每一数位大致上等于1时出现。在此实施例中，比较电路可包括“与”门，其中计数的每一数位(或计数的每一未截数位)有一输入。类似地，在图21的实施例中，信号值在计数的每一数位大致上等于0时出现，且比较电路可包括“与”门，其中计数的每一数位有一反转输入。在图22的实施例中，信号值在计数器的最高有效数位大致上等于1时出现，且在图23的实施例中，信号值在计数器的最高有效数位大致上等于0时出现。在这些实施例中，可省略比较电路，因为计数器的最高有效数位(或其反转)与存储器元件存储正确值的条件大体上同义。简而言之，由指示存储器元件是否存储正确值的电路确定信号值。
在图20到图24所说明的实施例中的每一者中，相同信号值指示存储器元件已存储正确值，而不管正被存储的值如何。因此，在某些实施例中，确定存储器元件是否存储正确值的电路相对简单。举例来说，在图22和图23的实施例中，可完全省略此电路，这并不是暗示其它实施例中不可也省略其它组件。
接下来，在写入操作256中，根据预设值预设量化电路，如框260所说明。预设可包括改变计数器中的触发器的状态或以其它方式配置数字滤波器。在一些实施例中，在此动作之前可为在本地存储预设值(例如，在计数器中的存储器中)的动作。在预设量化电路之后，如框262所说明，可调整用于存储数据的存储器元件的性质，且如框264所说明，可用量化电路从存储器元件读取值。接下来，如框266所说明，确定量化电路是否输出信号值。如果量化电路未输出信号值，那么写入操作256返回到框260所说明的动作。否则，如框268所说明，写入操作256结束。
图25描绘包括存储器装置12的示范性的基于处理器的系统310。替代地或另外地，系统310可包括成像装置13。系统310可为例如计算机、寻呼机、蜂窝式电话、个人备忘记事本、控制电路等多种类型中的任一者。在典型的基于处理器的系统中，一个或一个以上处理器312(例如微处理器)控制系统310中的系统功能和请求的处理。处理器312和系统310的其它子组件可包括量化电路，例如上文论述的量化电路。
系统310通常包括电源314。举例来说，如果系统310为便携式系统，那么电源314可有利地包括燃料电池、永久电池、可更换电池和/或可再充电电池。电源314还可包括AC适配器，因此系统310可插入到(例如)壁式插座中。电源314还可包括DC适配器，使得系统310可插入到(例如)车载点烟器中。
依据系统310执行的功能而定，各种其它装置可耦合到处理器312。举例来说，用户接口316可耦合到处理器312。用户接口316可包括(例如)按钮、开关、键盘、光笔、鼠标、数字转换器与铁笔和/或语音辨识系统。显示器318也可耦合到处理器312。显示器318可包括(例如)LCD、SED显示器、CRT显示器、DLP显示器、等离子体显示器、OLED显示器、LED和/或音频显示器。此外，RF子系统/基带处理器320也可耦合到处理器312。RF子系统/基带处理器320可包括耦合到RF接收器和RF发射器(未图示)的天线。一个或一个以上通信端口322也可耦合到处理器312。通信端口322可适合于耦合到一个或一个以上外围装置324(例如调制解调器、打印机、计算机)或耦合到网络(例如局域网、远域网、企业内部网或因特网)。
处理器312大体上通过实施存储于存储器中的软件程序来控制系统310。存储器以可操作方式耦合到处理器312以存储各种程序并促进其执行。举例来说，处理器312可耦合到易失性存储器326，所述易失性存储器326可包括动态随机存取存储器(DRAM)和/或静态随机存取存储器(SRAM)。易失性存储器326通常较大，使得其可存储动态加载的应用程序和数据。如下文进一步描述，可根据本发明的实施例来配置易失性存储器326。
处理器312还可耦合到存储器装置12。存储器装置12可包括例如EPROM等只读存储器(ROM)和/或待结合易失性存储器326使用的快闪存储器。ROM的大小通常经选择为恰好足够大以存储任何必要的操作系统、应用程序和固定数据。另外，非易失性存储器328可包括高容量存储器，例如磁带或磁盘驱动存储器。
存储器装置10和易失性存储器326可存储各种类型的软件，例如操作系统或办公效率套件(包括文字处理应用程序、电子表格应用程序、电子邮件应用程序和/或数据库应用程序)。
尽管本发明可易于有各种修改和替代形式，但特定实施例已在图式中借助于实例展示且已在本文中详细描述。然而，应理解，本发明并不希望限于所揭示的特定形式。而是，本发明将涵盖属于如由随附权利要求书界定的本发明的精神和范围内的所有修改、等效物和替代物。

Claims (14)

1.一种存储器装置(12)，其包含：
内部数据存储位置(64)，其耦合到电导线(38到46)；以及
量化电路(16)，其经由所述电导线(38到46)耦合到所述内部数据存储位置(64)，所述量化电路(16)包含：
模/数转换器(88)，其具有输入和输出，其中所述输入耦合到所述电导线(38到46)；以及
数字滤波器(90)，其耦合到所述模/数转换器(88)的所述输出，其中所述数字滤波器(90)包含存储器(91)，且其中所述数字滤波器(90)经配置以将预设值存储于所述存储器(91)中。
2.根据权利要求1所述的存储器装置(12)，其中所述内部数据存储位置(64)包含选自浮动栅极晶体管、相变存储器元件或磁阻性存储器元件的非易失性存储器元件。
3.根据权利要求1所述的存储器装置(12)，其中所述模/数转换器(88)包含Δ-∑调制器(88)。
4.根据权利要求1所述的存储器装置(12)，其中所述存储器(91)包含静态随机存取存储器(SRAM)。
5.根据权利要求1所述的存储器装置(12)，其中所述数字滤波器(90)包含计数器。
6.根据权利要求5所述的存储器装置(12)，其中所述计数器包含串联连接的多个D-触发器(118到128)。
7.根据权利要求6所述的存储器装置(12)，其中所述多个D-触发器(118到128)中的每一者包含：
SRAM；
主控触发器，其耦合到所述SRAM；以及
从属触发器，其耦合到所述SRAM和所述主控触发器两者。
8.一种向内部数据存储位置(64)写入的方法(200、222、232、240、248)，所述方法(200、222、232、240、248)包含：
在量化电路(16)中接收(208、226、236、244、25)对应于待写入到内部数据存储位置(64)的数据的值；
在本地将所述值存储(210)于所述量化电路(16)中的存储器(91)中；
调整(212)用以存储数据的存储器元件性质；
用所述量化电路(16)读取(214、252)所述内部数据存储位置(64)所存储的数据；
通过将存储器(91)中的所述在本地存储的值与从所述内部数据存储位置(64)读取的所述数据进行比较而确定(218、230、238、246、254)从所述内部数据存储位置(64)读取的所述数据是否大体上等于待写入到所述内部数据存储位置(64)的所述数据。
9.根据权利要求8所述的方法(200、222、232、240、248)，其包含从电导线(38到46)上的多个内部数据存储位置(64)中选择所述内部数据存储位置(64)。
10.根据权利要求8所述的方法(200、222、232、240、248)，其中读取(214、252)包含将来自所述内部数据存储位置(64)的模拟信号转换为脉冲密度调制位流。
11.根据权利要求10所述的方法(200、222、232、240、248)，其中所述值为近似等于正被写入的数据乘以2m加上2m的二分之一的预设值，其中m为计数器的从通过对所述位流求积分所产生的计数截去的最低有效数位的数目。
12.根据权利要求8所述的方法(200、222、232、240、248)，其中所述值大体上等于正被写入的所述数据。
13.根据权利要求8所述的方法(200、222、232、240、248)，其中在本地存储(210)所述值包含将所述值存储在计数器(90)中的存储器(91)中。
14.根据权利要求13所述的方法(200、222、232、240、248)，其中读取(214、252)包含用所述计数器(90)所包含的级联触发器(118到128)的阵列进行计数。
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