JPS58115379A - 双曲線航法用位相同期形受信装置 - Google Patents
双曲線航法用位相同期形受信装置Info
- Publication number
- JPS58115379A JPS58115379A JP56211395A JP21139581A JPS58115379A JP S58115379 A JPS58115379 A JP S58115379A JP 56211395 A JP56211395 A JP 56211395A JP 21139581 A JP21139581 A JP 21139581A JP S58115379 A JPS58115379 A JP S58115379A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- signal
- output signal
- locked
- loop filter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
- G01S5/00—Position-fixing by co-ordinating two or more direction or position line determinations; Position-fixing by co-ordinating two or more distance determinations
- G01S5/02—Position-fixing by co-ordinating two or more direction or position line determinations; Position-fixing by co-ordinating two or more distance determinations using radio waves
- G01S5/10—Position of receiver fixed by co-ordinating a plurality of position lines defined by path-difference measurements, e.g. omega or decca systems
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/04—Recursive filters
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Remote Sensing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Position Fixing By Use Of Radio Waves (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の技術分野
本発明は、双曲線航法用位相同期形受信装置に関し、％
に位相同期回路に用いられる位相追尾用フィルタをアナ
ログフィルタでな゛いディジタルフィルタを遅延回路と
加算器を組合せる簡単な構成で実現した位相同期形受信
装置に関するものである。
に位相同期回路に用いられる位相追尾用フィルタをアナ
ログフィルタでな゛いディジタルフィルタを遅延回路と
加算器を組合せる簡単な構成で実現した位相同期形受信
装置に関するものである。
（２）技術の背景
デ、力航法郷の双曲線航法に用いられる受信装置におい
ては複数の送信局からの受信信号の位相差を測定するた
めに、それぞれの送信局からの受信信号を位相同期回路
に入力して各受信信号に位相同期した信号を作成し、こ
れらの信号を用いて該位相差を求めている。したがって
、位相同期回路の性能は該受信装置の性能に直接影響を
及はし、霞 特に肢位相同期回路に用いられている位相追尾用フィル
タすなわちループフィルタの特性、安定度等の性能によ
る影響が大きい。
ては複数の送信局からの受信信号の位相差を測定するた
めに、それぞれの送信局からの受信信号を位相同期回路
に入力して各受信信号に位相同期した信号を作成し、こ
れらの信号を用いて該位相差を求めている。したがって
、位相同期回路の性能は該受信装置の性能に直接影響を
及はし、霞 特に肢位相同期回路に用いられている位相追尾用フィル
タすなわちループフィルタの特性、安定度等の性能によ
る影響が大きい。
（３）従来技術と問題点
従来の双曲線航法受信装置において一般的ＶＣ用いられ
てきた位相同期ルーツフィルタは、高入方抵抗のオペレ
ージ、ナルテンゾ、高絶縁抵抗を有するコンデンサ、高
抵抗値の抵抗器で構成されたアナログフィルタであった
。しかしながらこのような従来形の受信装置においてに
アナログ形のフィルタが用いられているため次のような
不都合を有していた。
てきた位相同期ルーツフィルタは、高入方抵抗のオペレ
ージ、ナルテンゾ、高絶縁抵抗を有するコンデンサ、高
抵抗値の抵抗器で構成されたアナログフィルタであった
。しかしながらこのような従来形の受信装置においてに
アナログ形のフィルタが用いられているため次のような
不都合を有していた。
（＆） 耐環境性が悪い、すなわち周囲温度および湿
度等の変什の影響を受けやすい。
度等の変什の影響を受けやすい。
Ｃｂ）小形化ができない。
（Ｃ） 材料費が高い。
（ｄ） 無調整化が出来ない。
（４）発明の目的
本発明の目的は、前述の従来形における問題点ニカんが
み、双曲線航法用位相同期形受信装置にｋいて、位相同
期ループフィルタをデジタル的に構成するという構想に
もとづき、ループフィルタの耐環境性の向上、小形化、
材料費の低減、無−整化を計ることＫよりて鋏受信装置
の性能および安定度を向上させ、かつ低価格化および小
形化を図るととＫある。
み、双曲線航法用位相同期形受信装置にｋいて、位相同
期ループフィルタをデジタル的に構成するという構想に
もとづき、ループフィルタの耐環境性の向上、小形化、
材料費の低減、無−整化を計ることＫよりて鋏受信装置
の性能および安定度を向上させ、かつ低価格化および小
形化を図るととＫある。
（５）発明の構成
そしてこの目的は本発明和よれば、相異なる劉波数の受
信信号にそれぞれ位相同期しそれぞれ位相追尾用フィル
タを有するＩＩ数の位相同期回路を具備する双曲線航法
用位相同期形受信装置において、少なくとも１つの位相
同期回路が電圧制御発振器、皺電圧制御発振器の出力信
号と受信信号との位相差を検出する位相弁別器、咳位相
差弁別器の出力信号をデジタル信号値 器、該〜Φ弯換器の出力信号をフィルタリングするルー
ツフィルタ、該ループフィルタの出力信号をアナログ信
号に変換して前記電圧制御発振器に印加するＤ／Ａ変換
器を具備し、かつ該ルーツフィルタは各サンシリング周
期ごとに信号の加Ｓｔたは減算または乗算または除算を
行なう加算器または減算器または乗算器または除算器お
よびこれらの各演算結果を配憶するメモリを備えること
を特徴とする双曲線航法用位相同期形受信装置を提供す
ることＫよって達成される。
信信号にそれぞれ位相同期しそれぞれ位相追尾用フィル
タを有するＩＩ数の位相同期回路を具備する双曲線航法
用位相同期形受信装置において、少なくとも１つの位相
同期回路が電圧制御発振器、皺電圧制御発振器の出力信
号と受信信号との位相差を検出する位相弁別器、咳位相
差弁別器の出力信号をデジタル信号値 器、該〜Φ弯換器の出力信号をフィルタリングするルー
ツフィルタ、該ループフィルタの出力信号をアナログ信
号に変換して前記電圧制御発振器に印加するＤ／Ａ変換
器を具備し、かつ該ルーツフィルタは各サンシリング周
期ごとに信号の加Ｓｔたは減算または乗算または除算を
行なう加算器または減算器または乗算器または除算器お
よびこれらの各演算結果を配憶するメモリを備えること
を特徴とする双曲線航法用位相同期形受信装置を提供す
ることＫよって達成される。
（６） 発明の実施例
以下図面を用いて本発明の詳細な説明する。
第１図は、本発明の１実施例に係る双曲線航法用位相同
期形受信装置の概略の構成を示す。同図において１．２
Ｖｉ受信信号と電圧制御発振器（又は電圧制御移相器）
間の位相誤差電圧を出力する位相弁別器、３ｉｉ位相弁
別器のアナログ出力をデジタル信号値に変換するＡ／ｂ
変換器、６，７けデジタル信号値をサンプルし、特定の
定数値を加算、乗算するループフィルタ、５はデノタル
ル＝デフイルタロの出力をアナログに変換するＤ／Ａ
ｆ 換器、４は誤差電圧に応じた周波数を発生する電圧
制御発振器（ＶＣＯ）である。一方、８はループフィル
タ７の出力信号値をさらにサンプルし、特定の定Ｖ値を
乗算してデジタル的に比較するリセ、トインテグレータ
、９は基準クロ、り信号を用い１差電圧に応じた周波数
をデジタル的に発生させるデジタル移相器である。
期形受信装置の概略の構成を示す。同図において１．２
Ｖｉ受信信号と電圧制御発振器（又は電圧制御移相器）
間の位相誤差電圧を出力する位相弁別器、３ｉｉ位相弁
別器のアナログ出力をデジタル信号値に変換するＡ／ｂ
変換器、６，７けデジタル信号値をサンプルし、特定の
定数値を加算、乗算するループフィルタ、５はデノタル
ル＝デフイルタロの出力をアナログに変換するＤ／Ａ
ｆ 換器、４は誤差電圧に応じた周波数を発生する電圧
制御発振器（ＶＣＯ）である。一方、８はループフィル
タ７の出力信号値をさらにサンプルし、特定の定Ｖ値を
乗算してデジタル的に比較するリセ、トインテグレータ
、９は基準クロ、り信号を用い１差電圧に応じた周波数
をデジタル的に発生させるデジタル移相器である。
第１図において、受信信号（６Ｆ）ｔｉ主局側の位相弁
別器１の一方の入力に印加されており、他方の入力には
電圧制御発振器４よりの信号が入力さねている。位相弁
別器出力１からは各入力相互の位相差圧対応した電圧が
出力される。さらに例えば赤局＠Ｉ／Ｃも受信信号（８
Ｆ）に対応する位相弁別器２が設けられており、これら
の位相弁別器１．２の出力は切換器８１に入力される。
別器１の一方の入力に印加されており、他方の入力には
電圧制御発振器４よりの信号が入力さねている。位相弁
別器出力１からは各入力相互の位相差圧対応した電圧が
出力される。さらに例えば赤局＠Ｉ／Ｃも受信信号（８
Ｆ）に対応する位相弁別器２が設けられており、これら
の位相弁別器１．２の出力は切換器８１に入力される。
この切換器Ｓ１で切換えられたいずれか一方のアナログ
信号はＡ／Ｄ変換器３に入力され、アナログ量から信号
処理に適したデジタル信号に変換される。
信号はＡ／Ｄ変換器３に入力され、アナログ量から信号
処理に適したデジタル信号に変換される。
Ａ／Ｄ変換器３からの出力は切換器８１の切換と同期し
て出力され、それぞれのループフィルタ６または７に入
力される。ルΦ変換器３の出力値は該υ１変換器３の内
部で主局チャネル用、赤局チャネル用それぞｆ’ＬＫ設
けられたメモリに常時記憶さ冶る。このようにして各メ
モリに記憶されたデジタル信号は、例えば主局にお伝て
はループフィルタ６に入力されて平滑化される。この平
滑化されたデジタル値はＶム変換器５に入力され再度ア
ナログ値にもどされ、その制御電圧に応じた周波数を発
生する電圧制御発振器４に入力される。このようにして
主局側の雑音の混入した受信信ぢｆ雑音の影譬を除去し
ながら追尾する位相追尾動作が行なわれる。
て出力され、それぞれのループフィルタ６または７に入
力される。ルΦ変換器３の出力値は該υ１変換器３の内
部で主局チャネル用、赤局チャネル用それぞｆ’ＬＫ設
けられたメモリに常時記憶さ冶る。このようにして各メ
モリに記憶されたデジタル信号は、例えば主局にお伝て
はループフィルタ６に入力されて平滑化される。この平
滑化されたデジタル値はＶム変換器５に入力され再度ア
ナログ値にもどされ、その制御電圧に応じた周波数を発
生する電圧制御発振器４に入力される。このようにして
主局側の雑音の混入した受信信ぢｆ雑音の影譬を除去し
ながら追尾する位相追尾動作が行なわれる。
一方赤局においてはループフィルタＹの出力の平滑化さ
れたデジタル値をさらにリセ、トインテグレータ８に入
力し積分する。該リセ、トインテグレータ８は積分値が
設定された伯を越えると該積分値はクリアされ、デジタ
ル移相器９を１タイミングシフトするよう動作し、受信
信号の周波数を可変する位相追尾動作が行なわれる。
れたデジタル値をさらにリセ、トインテグレータ８に入
力し積分する。該リセ、トインテグレータ８は積分値が
設定された伯を越えると該積分値はクリアされ、デジタ
ル移相器９を１タイミングシフトするよう動作し、受信
信号の周波数を可変する位相追尾動作が行なわれる。
上述の受信装置に用いられるループフィルタおよびリセ
、トインテグレータとしては、従来、第２図（ａ）およ
び（ｂ）に示すアナログ形のものが用いられていた。第
２１％（ａ）のループフィルタは演算増幅器Ａ１、抵抗
Ｒ１，Ｒ２，Ｒ３、谷＠ｃｘおよびオフセット調整用可
変抵抗器ＲＶＩを有するもので、その角周波数対ダイン
特性は例えば第５図（ｂ）のようになる。また、第２Ｆ
ＩＪ（ｂ）は従来使用されていたアナログ形のリセ、ト
インテグレータを示す。
、トインテグレータとしては、従来、第２図（ａ）およ
び（ｂ）に示すアナログ形のものが用いられていた。第
２１％（ａ）のループフィルタは演算増幅器Ａ１、抵抗
Ｒ１，Ｒ２，Ｒ３、谷＠ｃｘおよびオフセット調整用可
変抵抗器ＲＶＩを有するもので、その角周波数対ダイン
特性は例えば第５図（ｂ）のようになる。また、第２Ｆ
ＩＪ（ｂ）は従来使用されていたアナログ形のリセ、ト
インテグレータを示す。
同図のリセットインテグレータは演算増幅器ム２、比較
回路Ａ３、オアｒ −） ＯＧＩ、スイッチ砲ｖ１オフ
セット調整用可変抵抗器ＲＶ２、抵抗Ｒ４、Ｒ５および
容量Ｃ２を具備する。このリセ、トインテグレータは、
当初スイッチｇＷ２が開かれている時ｅ（例えば正方向
の入力電圧ｖｌｔ＋が印加されると、演算増幅器Ａ２の
出力電圧Ｖ。ｐが除々に降下し比較回路Ａ３に印加され
ている基準電圧ｖｒｓｆ（１）に達すると比較回路ム３
の出力電圧Ｖ。ｕｌ（−） が高レベルになる。この
出力電圧■。ｕｔ（−） ’ｄオアｒ−トα■を介して
スイッチ８Ｗ２を駆動し、蚊スイ、チが閉じられ容量Ｃ
２の電荷を放電する。これによって電圧ｖ０．が当初の
値まで上昇するとともに蚊出力電圧■。ｕｌ （−）
は元の低レベルに戻る。
回路Ａ３、オアｒ −） ＯＧＩ、スイッチ砲ｖ１オフ
セット調整用可変抵抗器ＲＶ２、抵抗Ｒ４、Ｒ５および
容量Ｃ２を具備する。このリセ、トインテグレータは、
当初スイッチｇＷ２が開かれている時ｅ（例えば正方向
の入力電圧ｖｌｔ＋が印加されると、演算増幅器Ａ２の
出力電圧Ｖ。ｐが除々に降下し比較回路Ａ３に印加され
ている基準電圧ｖｒｓｆ（１）に達すると比較回路ム３
の出力電圧Ｖ。ｕｌ（−） が高レベルになる。この
出力電圧■。ｕｔ（−） ’ｄオアｒ−トα■を介して
スイッチ８Ｗ２を駆動し、蚊スイ、チが閉じられ容量Ｃ
２の電荷を放電する。これによって電圧ｖ０．が当初の
値まで上昇するとともに蚊出力電圧■。ｕｌ （−）
は元の低レベルに戻る。
正方向の入力電圧Ｗｉｎが印加されている間はこのよう
な動作をくり返す。ｔた、逆に入力電圧Ｖｉｎとして負
の電圧が印加されている場合は、演算増幅器Ａ２の出力
電圧■。、が除々に上昇し比較回路Ａ３に印加されてい
る基準電圧■、。ｔ ’（２）に達すると出力電圧Ｖ＠
ｕｔ（十） が高レベルとなる。この出力電圧Ｖ。ｕ
ｔ（＋）はオアｆ−）ＯＧＩを介して前記と同様にスイ
ッチＳＷ２を駆動し容量Ｃ２の電荷を放電する。これＫ
よって電圧ｖ０．は当初の他管で下降するとともに該出
力電圧Ｖ。ｕｔＤ）ｉｊ元の低レベルに戻る。なお、比
較回路Ａ３＃ｉ実際ＶＣはそれぞれ電圧ｖ０．とｖｒ
ａ ｄｔ）および電圧ｖ０．とｖｒ＊ｆ（２）が印加さ
れる２個の比較器によって構成される。
な動作をくり返す。ｔた、逆に入力電圧Ｖｉｎとして負
の電圧が印加されている場合は、演算増幅器Ａ２の出力
電圧■。、が除々に上昇し比較回路Ａ３に印加されてい
る基準電圧■、。ｔ ’（２）に達すると出力電圧Ｖ＠
ｕｔ（十） が高レベルとなる。この出力電圧Ｖ。ｕ
ｔ（＋）はオアｆ−）ＯＧＩを介して前記と同様にスイ
ッチＳＷ２を駆動し容量Ｃ２の電荷を放電する。これＫ
よって電圧ｖ０．は当初の他管で下降するとともに該出
力電圧Ｖ。ｕｔＤ）ｉｊ元の低レベルに戻る。なお、比
較回路Ａ３＃ｉ実際ＶＣはそれぞれ電圧ｖ０．とｖｒ
ａ ｄｔ）および電圧ｖ０．とｖｒ＊ｆ（２）が印加さ
れる２個の比較器によって構成される。
本発明においては、上述のアナログ形のループフィルタ
およびリセ、トインテグレータに代えてディジタル形の
ものが用いられる。第３図は、従来から知らハている一
般的なダインタルフィルタの原理図である。同図におい
て、ＤＬＦｉ遅延時間がＴの遅延回路であ−て、実際に
、け入力信号をサンプリング周期Ｔでとり込み、１周期
後のタイミングで出力することによって遅延を実現させ
ている。第３図の回路の入力Ｘと出力ｙとの間にはｙ
−ｚ ＋ ｙ＠−ｊω丁 １ ｊωＴ となって積分器の方程式が得られる。
およびリセ、トインテグレータに代えてディジタル形の
ものが用いられる。第３図は、従来から知らハている一
般的なダインタルフィルタの原理図である。同図におい
て、ＤＬＦｉ遅延時間がＴの遅延回路であ−て、実際に
、け入力信号をサンプリング周期Ｔでとり込み、１周期
後のタイミングで出力することによって遅延を実現させ
ている。第３図の回路の入力Ｘと出力ｙとの間にはｙ
−ｚ ＋ ｙ＠−ｊω丁 １ ｊωＴ となって積分器の方程式が得られる。
本発明の受信装置に使用されているデジタル形ループフ
ィルタ叫は第３図のデジタルフィルタに乗簀器叫を組合
せることにより低角周波数の領域で利得を大きく（６０
ないし１００ｄＢ）したものであり、第４図（１）およ
び伽）にそれぞれループフィルタおよびリセットインテ
グレータの例を示す。
ィルタ叫は第３図のデジタルフィルタに乗簀器叫を組合
せることにより低角周波数の領域で利得を大きく（６０
ないし１００ｄＢ）したものであり、第４図（１）およ
び伽）にそれぞれループフィルタおよびリセットインテ
グレータの例を示す。
第＋ＩＭｌ（ａ）において、１１，１２，１３．１４は
アノタル形の掛算器であ）、それぞｈ入力側にサンシリ
ングパルスによって入力データをとり込むサンシラおよ
び出力側に一算結果を記憶スルレソスタを含んでいるが
図示は省略されている。また、１７．１８．１９は加算
器であってそれぞれ出力側に図示しないが加算結果を記
憶するレノスタを有している。
アノタル形の掛算器であ）、それぞｈ入力側にサンシリ
ングパルスによって入力データをとり込むサンシラおよ
び出力側に一算結果を記憶スルレソスタを含んでいるが
図示は省略されている。また、１７．１８．１９は加算
器であってそれぞれ出力側に図示しないが加算結果を記
憶するレノスタを有している。
第４図（１）の回路の動作を説明する。人力のディジタ
ル値Ｖｉｎけ加算器１７で乗算器１２よりの値（最初は
零）と加算される。そのイーは乗算器１１、加算器１８
．１９に入力される。乗η器】１である定数Ａが乗算さ
れ、加算器１８に入力、加算され乗算器１２への出力と
なる。乗ｒ４器１２でさらにある定数Ｄ／ｆ 、が乗算
され加算器１７へ出力される。一方入力のデノタル値■
Ｉｎは乗算器１３で定数Ｂと乗算さね、加算器１９に入
力され力Ｃ算され、さらに乗算器１４で定数Ｃと乗模さ
れ出力■。ｕｔとなる。こｔらの加算乗算が１サングル
毎に行われ、それぞれの？数誌はレノスタを持っており
演算結果を記憶し、各レノスタの記憶内容は次のサング
ル時に計ｊ！値として使用される。計算後は各レノスタ
の内容は新しい値に更新される。
ル値Ｖｉｎけ加算器１７で乗算器１２よりの値（最初は
零）と加算される。そのイーは乗算器１１、加算器１８
．１９に入力される。乗η器】１である定数Ａが乗算さ
れ、加算器１８に入力、加算され乗算器１２への出力と
なる。乗ｒ４器１２でさらにある定数Ｄ／ｆ 、が乗算
され加算器１７へ出力される。一方入力のデノタル値■
Ｉｎは乗算器１３で定数Ｂと乗算さね、加算器１９に入
力され力Ｃ算され、さらに乗算器１４で定数Ｃと乗模さ
れ出力■。ｕｔとなる。こｔらの加算乗算が１サングル
毎に行われ、それぞれの？数誌はレノスタを持っており
演算結果を記憶し、各レノスタの記憶内容は次のサング
ル時に計ｊ！値として使用される。計算後は各レノスタ
の内容は新しい値に更新される。
サンプリング周波数ｆ、はフィルタの力、トオフ周波し
よりもはるかに高いイしに設だされているので周波数ｆ
Ｂ の信号が直接出力さねないようになっている。
よりもはるかに高いイしに設だされているので周波数ｆ
Ｂ の信号が直接出力さねないようになっている。
第４図（ａ）のループフィルタの伝達関数Ｆゆ）は発明
者による算出の結果 となることが判明しており、ωＤ（ｆ、 およびＡ
Ｌ：ｔ２２０中１０−６、Ｂ ＃ ２’、Ｄζ２１０オ
ーダとすると となって低域フィルタの特性が得られる。すなわち、こ
のフィルタの直流付近の利得け１／Ａで非常に大きく設
定することが可能である。なお、低域での折点角周波数
はＡｆ 、／勺ｒａｄ／ｓｅｅ 、高域での折点角周波
数はｆＢ／りＢ となる。
者による算出の結果 となることが判明しており、ωＤ（ｆ、 およびＡ
Ｌ：ｔ２２０中１０−６、Ｂ ＃ ２’、Ｄζ２１０オ
ーダとすると となって低域フィルタの特性が得られる。すなわち、こ
のフィルタの直流付近の利得け１／Ａで非常に大きく設
定することが可能である。なお、低域での折点角周波数
はＡｆ 、／勺ｒａｄ／ｓｅｅ 、高域での折点角周波
数はｆＢ／りＢ となる。
第４図（ｂ）のリセ、トインテグレータは乗算器１５、
比較器１６および加算器２０を具備する。
比較器１６および加算器２０を具備する。
比較器１６は前述の第２図（ｂ）の比較回路Ａ３と等価
な働きをなすものである。第４図（ｂ’ｌにおいて、入
力信号のデジタル値Ｖｌｎは加算器２０において乗算器
１５よりの値と加算され、そして比較器１６に入力され
る。比較器１６ではある設定値すなわちしきい値と比較
され、そのしきい値を越えると出力信号Ｖ。ｕｔ（＋）
またｔｌＶｏｕｔ（’が出力され同時に乗算器１５内部
の記憶レノスタがクリアされ初期状態にもどる。
な働きをなすものである。第４図（ｂ’ｌにおいて、入
力信号のデジタル値Ｖｌｎは加算器２０において乗算器
１５よりの値と加算され、そして比較器１６に入力され
る。比較器１６ではある設定値すなわちしきい値と比較
され、そのしきい値を越えると出力信号Ｖ。ｕｔ（＋）
またｔｌＶｏｕｔ（’が出力され同時に乗算器１５内部
の記憶レノスタがクリアされ初期状態にもどる。
これら一連の動作を行なうことにより、第５図Ｃｂ）に
示すようなｒイン周波数特性を持ったループフィルタを
作るととが出来る。この特性は、第２図（ａ）に示すア
ナログフィルタと同一で低角周波数領域で利得の大きい
（６０ないし１００ｄＢ）フィルタを実現することがで
きる。
示すようなｒイン周波数特性を持ったループフィルタを
作るととが出来る。この特性は、第２図（ａ）に示すア
ナログフィルタと同一で低角周波数領域で利得の大きい
（６０ないし１００ｄＢ）フィルタを実現することがで
きる。
なお、上述のループフィルタおよびリセットインテグレ
ータはマイクロコンピュータ等のＩｔｔ算処理によって
代行することが可能であり、その−合はデジタルＩＣに
よって構成した場合に比し場らに小形かつ低価格とする
ことができる。
ータはマイクロコンピュータ等のＩｔｔ算処理によって
代行することが可能であり、その−合はデジタルＩＣに
よって構成した場合に比し場らに小形かつ低価格とする
ことができる。
（７）発明の効果
本発明によれば、Ｔ１のような効蒐が得られる。
（ａ） ループフィルタのデノタル化（又はソフトウ
エア化）を行うことＫより耐漆境性の向上、無調整化が
可能となるとともに、アナログ素子の特性に起因するバ
ラツキが生じない。
エア化）を行うことＫより耐漆境性の向上、無調整化が
可能となるとともに、アナログ素子の特性に起因するバ
ラツキが生じない。
（ｂ）高価なに１変換器を多数使用しなくてよいため安
価となる。
価となる。
（Ｃ）低周波領域において十分高い直流利得を有するた
め、位相同期回路の追尾性能が向上する。
め、位相同期回路の追尾性能が向上する。
第１図は、本発明の１実施例に係る受信装置を示す概略
的ブロック回路図、 第２図（ａｌおよび第２図へ）は、それぞれ従来形のル
ープフィルタおよびリセ、トインテグレータを示す電、
気回路図、 第３図は、ディジタルフィルタの原理を説明するための
プロ、り回路図、 第４図（＆）および第４図（ｂ）は、本発明の１実施例
シ（係る受信装置に使用されているループフィルタおよ
びリセ、トインテグレータを示す！ロック回路図、そし
て 第５図（ａ＞および第５図（ｂ）は、それぞれ従来形の
ディジタルフィルタおよび本発明に係るディジタルフィ
ルタの特性を示す特性図である。 １．２・・・位相弁別器、３・・・υΦ変換器、４・・
・電圧制御発振器、５・・・Ｄ／Ａ ｉ換器、６，７・
・・ループフィルタ、８・・・リセ、トインテグレータ
、９・・・ディジタル移相器、ＡＩ 、Ａ２・・・演算
増幅器、Ａ３・・・比較回路、ＯＧＩ・・・オアｒ−）
、Ｒ１，Ｒ２゜Ｒ３、Ｒ４、Ｒ５・・・抵抗、ＣＩ、Ｃ
２・・・容量、ＲＶＩ 、 ＲＶ２−・・可変抵抗器、
ＳＷ２− ス’ｆ 、ｆ、ｒ） Ｔ−・・・遅延回路、
１］、１２．１３．１４．１５・・・乗算器、１６ ・
・・比！！２器、＋７．１８，１９．２０・・・加算器
。 特許出願人 富士通株式会社 特許出願代理人 弁理−＋： ＊木 朗 弁理士 西舘和之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 第２図 弗３図 ＩＬ 第４図
的ブロック回路図、 第２図（ａｌおよび第２図へ）は、それぞれ従来形のル
ープフィルタおよびリセ、トインテグレータを示す電、
気回路図、 第３図は、ディジタルフィルタの原理を説明するための
プロ、り回路図、 第４図（＆）および第４図（ｂ）は、本発明の１実施例
シ（係る受信装置に使用されているループフィルタおよ
びリセ、トインテグレータを示す！ロック回路図、そし
て 第５図（ａ＞および第５図（ｂ）は、それぞれ従来形の
ディジタルフィルタおよび本発明に係るディジタルフィ
ルタの特性を示す特性図である。 １．２・・・位相弁別器、３・・・υΦ変換器、４・・
・電圧制御発振器、５・・・Ｄ／Ａ ｉ換器、６，７・
・・ループフィルタ、８・・・リセ、トインテグレータ
、９・・・ディジタル移相器、ＡＩ 、Ａ２・・・演算
増幅器、Ａ３・・・比較回路、ＯＧＩ・・・オアｒ−）
、Ｒ１，Ｒ２゜Ｒ３、Ｒ４、Ｒ５・・・抵抗、ＣＩ、Ｃ
２・・・容量、ＲＶＩ 、 ＲＶ２−・・可変抵抗器、
ＳＷ２− ス’ｆ 、ｆ、ｒ） Ｔ−・・・遅延回路、
１］、１２．１３．１４．１５・・・乗算器、１６ ・
・・比！！２器、＋７．１８，１９．２０・・・加算器
。 特許出願人 富士通株式会社 特許出願代理人 弁理−＋： ＊木 朗 弁理士 西舘和之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 第２図 弗３図 ＩＬ 第４図
Claims (1)
- 【特許請求の範囲】 １、相異なる周波数の受信信号にそれぞれ位相同期しそ
れぞれ位相追尾用フィルタを有する複数の位相同期回路
を具備する双曲線航法用位相同期形受信装置において、
少なくとも１つの位相同期回路が電圧制御発振器、骸電
圧制御発振器の出力信号と受信信号との位相差を検出す
る位相弁別器、該位相差弁別器の出力信号をディジタル
信号Ｋｇ換する〜１変換器、該に１変換器の出力信号を
フィルタリングするループフィルタ、該ループフィルタ
の出力信号をアナレグ信号に変換して前記電圧制御発振
器に印加するＤ／Ａ変換器を具備し、かつ咳ルーグフィ
ルタは各サンプリング周期ととに信号の加３１または減
算を九は乗算または除算を行なう加算器または減算ｌ１
ｉＦオたは乗算器または除算器およびこれらの各演算！
ｌＩＦ米を記憶するメモリを備えることを特徴とする双
曲線航法用位相同期形受信装置。 ２、相異なる周波数の受信信号にそれぞれ位相同期しそ
れぞれ位相追尾用フィルタを有する複数の位相同期回路
を具備する双曲線航法用位相同期形受信装置において、
少なくとも１つの位相同期回路が一定周波数のクロ、り
信号を移相するディジタル位相器、該ディジタル位相器
の出力信号と受信信号との位相差を検出する位相弁別１
ｉｉｌの出力信号をディジタル信号に変換する１勺変換
器、該〜Φ変換器の出力信号をフィルタリングするルー
プフィルタ、該ループフィルタの出力信号を積分し、積
分値が所定値になったときに該積分値をクリアすると共
にリセット信号を出力し、該リセット信号によって前記
ディジタル移相器の移相量を制御するリセ、トインテグ
レータを具備し、かつ蚊ルー！フィルタおよび該リセッ
トインテグレータは各サンプリング周期ごとに信号の加
算または減算または乗算を九は除算を行なう加算器ま九
は減算器オたは乗算器または除初器およびこれらの各演
算結果を記憶するメモリを備えることを特像とする双曲
線航法用位相同期形受信装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56211395A JPS58115379A (ja) | 1981-12-29 | 1981-12-29 | 双曲線航法用位相同期形受信装置 |
| SE8207325A SE453550B (sv) | 1981-12-29 | 1982-12-22 | Fassparande krets samt anvendning derav |
| GB08236710A GB2114844B (en) | 1981-12-29 | 1982-12-23 | Digital loop filter |
| US06/453,112 US4562437A (en) | 1981-12-29 | 1982-12-27 | Digital loop filter |
| NL8205016A NL8205016A (nl) | 1981-12-29 | 1982-12-28 | Digitaal lusfilter. |
| FR8222040A FR2519209B1 (fr) | 1981-12-29 | 1982-12-29 | Filtre a boucle numerique |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56211395A JPS58115379A (ja) | 1981-12-29 | 1981-12-29 | 双曲線航法用位相同期形受信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58115379A true JPS58115379A (ja) | 1983-07-09 |
| JPH0531116B2 JPH0531116B2 (ja) | 1993-05-11 |
Family
ID=16605252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56211395A Granted JPS58115379A (ja) | 1981-12-29 | 1981-12-29 | 双曲線航法用位相同期形受信装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4562437A (ja) |
| JP (1) | JPS58115379A (ja) |
| FR (1) | FR2519209B1 (ja) |
| GB (1) | GB2114844B (ja) |
| NL (1) | NL8205016A (ja) |
| SE (1) | SE453550B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3342353A1 (de) * | 1983-11-23 | 1985-05-30 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum betrieb eines computertomographen |
| US4646096A (en) * | 1984-10-05 | 1987-02-24 | Litton Systems, Inc. | Enhanced global positioning system Delta-Range processing |
| JPH0630443B2 (ja) * | 1987-01-16 | 1994-04-20 | ヤマハ株式会社 | デジタル・フエイズ・ロツクド・ル−プ用入力回路 |
| FI98480C (fi) * | 1993-12-23 | 1997-06-25 | Nokia Mobile Phones Ltd | Menetelmä ja järjestely silmukkasuodattimen ohjaamiseksi |
| KR19990008078A (ko) * | 1995-04-27 | 1999-01-25 | 말콤카터 | 전자 식별 시스템용 인테로게이터 |
| JP3874942B2 (ja) * | 1998-09-22 | 2007-01-31 | 株式会社東芝 | 周波数可変方式、これを用いた電圧制御発振器およびこれを用いたスペクトラム拡散通信の受信機 |
| US6452524B1 (en) * | 2001-02-08 | 2002-09-17 | Ericsson Inc. | Delta sigma converter incorporating a multiplier |
| US7830729B2 (en) * | 2007-06-15 | 2010-11-09 | Micron Technology, Inc. | Digital filters with memory |
| US20110299644A1 (en) * | 2010-06-08 | 2011-12-08 | Bing Xu | Emission Suppression for Wireless Communication Devices |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49122995A (ja) * | 1973-03-27 | 1974-11-25 | ||
| JPS53103362A (en) * | 1977-02-22 | 1978-09-08 | Toshiba Corp | Digital phase synchronous loop |
| JPS56100526A (en) * | 1980-01-16 | 1981-08-12 | Toshiba Corp | Adaptive phase synchronizing circuit |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE336855B (ja) * | 1969-03-12 | 1971-07-19 | Ericsson Telefon Ab L M | |
| US4086539A (en) * | 1972-08-11 | 1978-04-25 | Massachusetts Institute Of Technology | First-order phase-lock loop |
| DE2338992C3 (de) * | 1973-08-01 | 1978-05-03 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Digitalfilter für die Verarbeitung von Signalen mit stark unterschiedlichen Signalpegeln |
| US4032857A (en) * | 1974-09-25 | 1977-06-28 | Sound Technology, Inc. | Filter circuit |
| US4027264A (en) * | 1976-02-24 | 1977-05-31 | The United States Of America As Represented By The Secretary Of The Army | Phase lock loop multitone interference canceling system |
| JPS5915570B2 (ja) * | 1978-10-31 | 1984-04-10 | 富士通株式会社 | Ａｆｃ回路方式 |
| JPS5573126A (en) * | 1978-11-27 | 1980-06-02 | Nec Corp | Circulation-type variable digital filter |
| JPS5574475A (en) * | 1978-11-29 | 1980-06-05 | Fujitsu Ltd | Receiver for hyperbolic navigation |
| JPS5852189B2 (ja) * | 1979-02-26 | 1983-11-21 | 富士通株式会社 | デッカ航法用受信装置 |
| GB2061656B (en) * | 1979-09-14 | 1983-10-19 | Victor Company Of Japan | Digital filter |
| JPS57119271A (en) * | 1981-01-17 | 1982-07-24 | Fujitsu Ltd | Decca receiving device |
| US4477919A (en) * | 1981-04-06 | 1984-10-16 | Motorola, Inc. | Range control circuit for counter to be used in a frequency synthesizer |
-
1981
- 1981-12-29 JP JP56211395A patent/JPS58115379A/ja active Granted
-
1982
- 1982-12-22 SE SE8207325A patent/SE453550B/sv not_active IP Right Cessation
- 1982-12-23 GB GB08236710A patent/GB2114844B/en not_active Expired
- 1982-12-27 US US06/453,112 patent/US4562437A/en not_active Expired - Fee Related
- 1982-12-28 NL NL8205016A patent/NL8205016A/nl not_active Application Discontinuation
- 1982-12-29 FR FR8222040A patent/FR2519209B1/fr not_active Expired
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49122995A (ja) * | 1973-03-27 | 1974-11-25 | ||
| JPS53103362A (en) * | 1977-02-22 | 1978-09-08 | Toshiba Corp | Digital phase synchronous loop |
| JPS56100526A (en) * | 1980-01-16 | 1981-08-12 | Toshiba Corp | Adaptive phase synchronizing circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2519209B1 (fr) | 1987-12-24 |
| SE453550B (sv) | 1988-02-08 |
| JPH0531116B2 (ja) | 1993-05-11 |
| SE8207325L (sv) | 1983-06-30 |
| NL8205016A (nl) | 1983-07-18 |
| GB2114844B (en) | 1986-01-15 |
| FR2519209A1 (fr) | 1983-07-01 |
| US4562437A (en) | 1985-12-31 |
| SE8207325D0 (sv) | 1982-12-22 |
| GB2114844A (en) | 1983-08-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1126865A (en) | Programmable digital tone detector | |
| EP0323200A2 (en) | Circuit and method for sampling frequency conversion | |
| JPH0736491B2 (ja) | Ｆｍ復調装置 | |
| JP3340919B2 (ja) | 数値電圧制御発振器 | |
| JPS58115379A (ja) | 双曲線航法用位相同期形受信装置 | |
| JP2714225B2 (ja) | スペクトラム拡散信号復調回路 | |
| JPH0444446B2 (ja) | ||
| US5062123A (en) | Kalman predictor for providing a relatively noise free indication of the phase of a carrier laden with noise | |
| US5576664A (en) | Discrete time digital phase locked loop | |
| US4716375A (en) | Switched-capacitor multiplier circuit | |
| Gilchriest | Application of the phase-locked loop to telemetry as a discriminator or tracking filter | |
| JP3122104B2 (ja) | 可変レート方形整合フィルタ | |
| EP0306941B1 (en) | Variable bit rate clock recovery circuit | |
| US4794556A (en) | Method and apparatus for sampling in-phase and quadrature components | |
| JPH0442851B2 (ja) | ||
| JPH05259899A (ja) | 積分効果を有する位相判別整流器構成及びそれを利用した電圧制御発振器を有するｐｌｌ | |
| US5848100A (en) | Frequency conversion and modulation circuits | |
| JPS5892162A (ja) | タイミング位相制御方法及びその装置 | |
| US4580102A (en) | Utilizing carrier construction | |
| JPS6190516A (ja) | 位相比較回路 | |
| EP0620642B1 (en) | Inverting delay circuit | |
| RU2038703C1 (ru) | Цифровой приемник дискретных сигналов с "вращающейся фазой" | |
| JPH0738633B2 (ja) | タイミング・クロック再生回路 | |
| SU758531A1 (ru) | Дискриминатор временной задержки сигналов с частотной и частотно- фазовой манипул цией | |
| JPH0664097B2 (ja) | デイジタル位相検出器 |