JPS6190516A - 位相比較回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、入力信号と基準信号との間の位相のずれを検
出するために、基準信号と同期している積分期間におい
て入力信号を積分することによりこのずれに依存する出
力信号を生ずる位相比較口　　ｉ路に関するものである
。

このような回路はドイツの雑誌「フンクシャウ」（Ｆｕ
ｎｋｓｃｈａｕ　）、１９７６年、１ｌＩ７巻、第２５
８頁に記載されている。このような回路は発振器の゛　
位相及び周波数をその位相が基準信号の位相に対応する
ように制御する位相制御回路で用いることができる。こ
の従来技術の回路は正弦波状の入力信号、即ち、ゼロラ
インにつき対称的な信号の位相とパルス状の基準信号の
位相とを比較する。パルス状の基準信号と同期している
時間間隔ではこの位相比較回路は・対称的な人力信号に
比例する出力信号を供給する。この出力信号は次段の低
域フィルタで積分される。目標となる位相位置にある場
合、即ち、位相のずれがない場合は、上記低域フィルタ
の出力信号がゼロになる。蓋し、この場合は積分期間が
対称的な入力信号の一部がゼロ交差する前に積分され、
持続時間が等しい次の部分がゼロ交差後に積分されるよ
うに位置するからである０このため、この位相比較回路
はゼロラインにつき対称的ではない入力信号を処理する
ことはできない。

本発明の目的は、冒頭に述べた゛タイプの位相比較回路
であって、しかもゼロラインにつき対称的・でない入力
信号、特にパルス状の入力信号を処理できる構造になっ
ている位相比較回路を提供するにある０ この目的を達成するため、本発明に係る回路は前記回路
が２個の順次の明確な積分期間において入力信号を積分
する積分器回路と、この積分器回路で生ずる重み付けさ
れた積分値間の差に対応する信号を形成する重ね合せ回
路とを具え、重み付け因子及び積分期間の持続時間又は
そのいずれか一方が夫々互にずれているこ′とを特徴と
する。

このような本発明に係る回路では、従来技術に係る回路
と対照的に、積分期間は入力信号のゼロラインに対し対
称的である必要はない。２個の積分期間は持続時間を異
ならせてもよいし、互に直接続くようにすることもでき
れば、予じめ定められた時間間隔をおいて続いてもよい
◇積分の結果は予じめ定められた位相差の場合に位相比
較回路の出力信号がゼロとなるように重み付けされる。

この結果、重み付け処理と重ね合せ処ｉとが２個の積分
の結果間の差を形成することに対応する。

パルス状の入力信号の場合は、第１の積分期間がパルス
状の入力信号の立上り時間内に位置し、第２の積分期間
がパルスの山内に位置するようにすると好適である。積
分器１■は長くすると有利である。蓋し、そうすると雑
音があっても低いからである０他方これらの積分期間は
長ずぎてもいけない。蓋し、長すぎると位相比較回路の
特性曲線の線形性が落ちるからである・ 本発明の第１の具体的な実施例は、一方の入力端子が反
転させられた入力信号を受け取り、他方の入力端子が反
転させられていない人力信号を受け取るマルチプレクサ
を設け、積分器回路が入力端子がこのマルチプレクサの
出力端子に１１１ｐ続されている一個の積分器と、積分
器間においてこの積分器を動作状態にセットし、マルチ
プレクサを２個の積分期間の間で切り換えるために、基
準信号により制御されるタイミング装置を設け、積分器
の出力端子が位相比較回路全体の出力端子となるように
構成したことを特徴とするら このような回路で２個の積分を一個の積分器で行ない、
同時にこの積分器で車ね合わせもできるようにすると特
に有利であるｏしかし、積分期間の一方において入力信
号が反転された形で与えられる場合は、入力信号の重み
付けを積分器で行ない、重ね合せを加算器で行なう◇ 本発明の第２の具体的な実施例では、積分器回路が２個
の積分器を具え、これらの積分器の入力端子がいずれも
入力信号ご受け取り、基準信号により、制御されるタイ
ミング装置を設け、ｆＩＸｌの積分期間時に一方の積分
器を動作状態にセットし、第２の積分期間時に他方の積
分器を動作状態にセットし、これらの２個の積分器の重
み付けされた出力信号を重ね合せ回路の２個の入力端子
に加え、位相比較回路全体の出力端子をこの重ね合せ回
路の出力端子に結合したことを特徴とする０この回路で
は、第２の積分期間が何時も入力信号のパルスの山と一
致する場合における出力信号　　　　。

の入力信号の振幅に対する依存性を、麓ね合せ回路の出
力信号を第２の積分期間において動作状態にセットされ
る積分器の出力信号により除算する除算回路を設けるこ
とにより除去できる。

前述した本発明の２個の実施例では、アナログ信号処理
を行なうこともできる。しかし、入力信号が二進法を用
いるディジタル化されたサンプリング値の系列として得
られるディジタル信号処理を利用すると有利である。こ
れは、サンプリング周波数が基準パルスの周波験の整数
倍であるアナログ−ディジタル変換器を介して入力信号
を加え、１個又は複数個の積分器がタイミング装７によ
り何時も一定数の、入力信号のサンプリング値を積分す
るように構成されたことを特徴とする。こうすればディ
ジタル回路ごアナログ回路の形態で作れ、コストも設計
努力も少なくて済み、更には集積回路を用いて簡単に実
現でき、それでいてサンプリング値よりも著しく小さい
位相のずれでも検出できる。

本発明の利点と改良点とは以下に図面について　′なさ
れる詳細な説明３読めば明らかとなろう。

図面につき本発明の詳細な説明する。

例えば、テレビジョン信号のライン同期パルスのような
正のアナログのパルス状の入力信号をアｔ　口Ｉ−ｆイ
ジタル変換器ｌでディジタル化し、更にディジタル低域
フィルタ２で処理すΦｏしや断層波数がＩ　ＭＨ２であ
るこの低域フィルタ２はＳ／Ｎ比を改良する＠低域フィ
ルタの出力信号は明確な立ち上がり縁を有することにな
る。このディジタル低域フィルタ２の出力信号は位相比
較回路８の入力信号Ｕｓとなり０発振器４が周波数１８
．５ＭＨ２（７）クロック信号を作る。このクロック信
号は雪のま＼アナログーディジタル変換器１と、低域フ
ィルタ２と、分周器５とに与えられる。分周器５の出力
信号は周波数が１５　、６２５　ｋＨｚの（即ち、サン
プリング周波数の■）のアナログのパルス状の基準信号
となる。この基準信号Ｕｒはタイミング装９ｆ６の一方
の入力端子に加えられる０タイミング装ｗ６の他方の入
力端子にはクロック信号が加えられる。タイミング装置
６は位相比較回路８に時間位ｇ　（ｔｉｍｅ　ｐｏｓｉ
ｔｉｏｎ　）がパル　　　。

ス状の基準信−号Ｕｒのゼロ交差に依存する制御信号を
与える０位相比較回路８のディジタルの出力信号Ｕｐを
発揚器４にフィードバックする。このディジタルの出力
信号Ｕｐは、例えば図示してないがディジタル−アナロ
グ変換器を介して発振器４に加えることができる。この
ディジタル−アナログ変換器のアナ四グの出力信号ご用
いて発振器４の周波数を変え、基準信号Ｕｒの周波数及
び位相を入力信号の周波数及び位相に整合させる。

第２図は位相比較回路の第１の実施例を示す。

ディジタルのパルス状の人力信号Ｕ０を２個の乗算器７
ａ及び８ａＥ介してマルチプレクサ９の２個の入力端子
に加える。乗算器７ａは入力信号に因子４を乗算し、乗
算器８ａは因子−１を乗算すΦ０乗算器７ａは、例えば
、シフト段により構成でき、乗算器８ａはＮＡＮＤゲー
トにより構成できる。マルチプレクサ９の後段ＧＩ：積
分器１６ａが続く。

この積分器１６ａは加算器１０ａとレジスタ１１ａとを
具える０積分器１６ａの入力信号を加算器１０ａに加え
、加算器１０ａの出方信号をレジスタｌｌａに加える０
レジスタｌｌａの出力信号（これは積分器１６ａの出方
信号ともなり、位・相比較回路の出力信号でもある）を
加算器１０ａにフィードバックする◇タイミング装置６
は、例えば、カウンタを内蔵するが、マルチプレクサ９
とレジスターｌａとに接続される。カウンタはパルス状
の基準信号Ｕｒの立上り縁によりスタートさせられる。

このカウンタはレジスターｌａに加工られるクロック信
号の数を決めると共に、タイミング装置ｆｆ　８からの
信号によりマルチプレクサ９がスイッチされた後のクロ
ックパルスの数を決める。

第８図は第２図に示した位相比較回路の動作モードを説
明するためのものである。第３図のａはこの位相比較回
路の入力信号Ｕ６を示す。説明の便宜上この入力信号は
連続した曲線で表わしであるＯｓ８図のｂは２個のパル
ス状の基準信号を示す。

基準信号Ｕｒｌは目標となる位相位Ｗｌｔ−有し、基準
信号Ｕｒ、はこれと異なる位相位置を有する。先ず、目
標となる位相位置を有する場合の位相比較回路・・［ の動作モードを説明する。瞬時ｔ１ｏにおいて基準　□
信号Ｕｒ□の立上り縁がタイミング装置６を制御し、レ
ジスターｌａがゼロにセットされ且つイネーブルされる
ようにすると共に、マルチプレクサ９を切り換え乗算器
７ａにより因子４を乗算された方の人力信号が加ｎ器１
ｏａに加えられるようにする０４倍にされた入力信号の
サンプリング値をレジスタｌｌ＆に蓄わえ、＄２のクロ
ック信号が来た時に第２のサンプリング値に加える０こ
の加算の結果もレジスタｌｌａに蓄わえる。各クロック
信号時に個々のサンプリング値な加え合わせる◇このａ
ｍｌの積分期間は瞬時ｔ２０で終了し、タイミング装置
６がマルチプレクサ９を切り換え、乗算器８ａにより因
子−１ｉ乗３＠された入力信号の方−が加算器１０ａに
加えられるようにする。この負のサンプリング値はｍｌ
の積分期間において行なわれた加算処理の結果に加えら
れる。第１の積分期間の２倍であるボ２の積分期間が終
わる瞬時ｔ３０において、タイミング装置６がレジスタ
１１ａをディスエーブルする。出方信号Ｕｐは目標とな
る位相位置の場合ならば上口値をとる。第８図のａで異
なるハンチング１ｌｌｉした２個の区域の面積を比軟す
ることによりこの結果をもう一度説明する０目標となる
位相位置にある場合はこれらの２個の面積は同じである
。説明の便宜上、駆２１７）積分期間の面積は因子４だ
け小さくしである。蓋し、この因子を乗算するこ、とが
笛１の積分期間において行なわれたからである・ また明らかに、目標となる位相位置にあってはｍｌの積
分４間がパルス状の人力信号の立上り縁と一致し、ｆＩ
Ｘ２の積分期間がパルス状の人力信号の頂上部と一致す
る。こうする代りに、第１の積分期間の持続時間を短か
くし、後の瞬時にスタートさせ、第２の積分期間を短か
く又は長く選び、後の瞬時にスタートさせることもでき
る０２個の信号が上述している同じ目標となる位相位置
をとる場合に積分期間を変えるならば、乗算器７ａ及・
び８ａの因子を変える必要がある。２個の積分期間が同
じ持続時間を有する場合は、重み付け因子の値を異なら
せる必要がある。重み付け因子が同じ値分有する場合は
積分期間の持続時間を異ならせる必要がある。

第３図のｂが示すように、基準信号Ｕｒ□は目標となる
位相位置からずれていΦ０この場合筆１の積分期間は瞬
時ｔｌｌにおいてスタートし、瞬時ｔ２１において終了
する（第３［；６のａ）、ＩＩｚの積分期間は瞬時ｔ２
１においてスタートシ、ｌｌｌｌ時ｔ３１において終了
す匂。この積分が完了した後、位相比較回路の出力側で
は負の出力信号が得られる。第３図のＣに示す位相比較
回路の特性曲線は出力信号Ｕｐが切換え瞬時に依存する
ことを示している。切り換え瞬時は何時も第１の積分期
間の終了時である０特性曲線上の基準信号Ｕｒ２に依存
する負の出力信号に符号ｔＪｐ−ｈを付した０特性曲線
の横軸上で特定された範囲に符号Ｔｕｌ　”付した。

この範囲では出力信号はパルス状の入力信号と基準信号
との間の位相のずれにほぼ比例する。

第４図は第２の実施例を示す０デイジタルのパルス状の
入力信号Ｕ８が積分器１６ａと類似した構造をしている
２個の積分器１６ｂ及び１６０に加えられる０これらの
２個の積分器内のレジスタｌｌｂ及び１１０をタイミン
グ装置ｆｆ６に接続する０ボ１の積分１５１８ｂの出力
信号に乗算器７ｂで因子４を乗算し、第２の積分器１６
０の出力信号に乗算器８ｂで−１を乗算する０これに続
いて乗算器７ｂ及び８ｂの出力信号どうしご加算器１０
ｄで重ね合わせる０これとは別に１＠２の積分器１６０
の出力信号を除算回路１２、続いて逆数をとる回路１８
に加える０加算器１０ｄの出力信号をオーバフローリミ
タ１４に加える０乗算器１５でオーバフローリミタ１４
の出力信号と、逆数をとる回路１８の出力信号とを乗算
し、逆数値を形成する０オーバフローリミタ１４’）設
けた目的は加算器ｘｏｄの出力信号が予じめ定められた
値から離れるのを制限するにありｏこうすると乗算器１
５のコストと設計努力が低くてすむ０蓋し、オーバ７０
−リミタ１４の出力信号の最大値に合わせて設計すれば
足りるからであＴｏ。

第５図は第４図の位相比較回路の動作モードを示したも
のであるｏ第５図のａは入力信号Ｕ。を再度示し、ｂは
基準信号Ｕｒを示し、Ｃは位相比較回路の特性を示して
い金ｏこ＼に述べる位相比較回路の動作モーＦは目標と
なる位相位置にあるものである。瞬時ｔ５においてタイ
ミング装置６がパルス状の基準信号Ｕｒの立上り縁によ
り制御され、瞬時ｔ６において第１の積分期間が開始し
、レジスタ１１ｂがイネーブルされ、この結果第１の積
分器１６ｂが動作状態になる。積分器１６ｂは箪ｌの積
分期間のパルス状の入力信号のサンプリング値を加え合
わせる。瞬時ｔ７においてｔｌｉｌの積分期間が終了し
、レジスタｌｌｂがディスニーフルされる。第２の積分
期間は瞬時ｔ８においてスタートする。レジスタ１１０
がタイミング装［６によりイネーブルされ、承２の積分
器１６０が動作状態に入り、第２の積分期間のサンプリ
ング値を加え合わせる。第２の積分期間は瞬時ｔ９にお
いて終了し、この時レジスタ１１０がディスエーブルさ
れ６０第２の積分器１６０の積分の結果は乗算器８ｂを
介して加算器１０ｄに送られ、レジスタｌｌｂに蓄わえ
られていたｔｌＸｌの積分期間の積分の結果は乗算器７
ｂを介して加算器１゜ｄに送られる。目標となる位相位
置では加算器１０ｄの出力信号がゼロとなる。この結果
は第５図のａに示してあり、また第８図のａにも示しで
ある。いずれも異なるハツチングを付した２個の区域の
面積を比較する。

ｊｌＥａ図のＣから明らかなように、位相比較回路の特
性曲線の横軸上にＴｕ□と印した範囲では、出力信号Ｕ
ｐが基準信号とパルス状の入力信号との間の位相のずれ
にほぼ比例する。しかし、出力信号Ｕｐは入力信号の振
幅レベルにも依存するから、標準化回路を設ける０この
回路は除算回路１２、逆数をとる回路１８及び乗算器１
５により形成される。積分器１６０のレジスタ１１０に
蓄えられていた積分の結果は除算回路１２で第２の積分
期間のサンプリング値の数により除算される０オーバフ
ローリミタ１４の出力信号に除算回路１２の出力信号の
逆′Ｉ＆値が乗算され、乗算器１５の出力側には標準化
された位相比較回路の出力信号が得られる０ 第４図に示した位相比較回路の特性曲線を箪５図の０に
示す。切り換え瞬時は何時も’ｌｉｌの積分期間の終了
時である。オーバーフローリミタが働らいている範囲を
特性曲線上マ破線により示した。

横軸上にＴｕｓと印したこの特性曲線の直線部は広くな
っている０蓋し、積分期間？短かくしているからである
。このように積分期間の持続時間は位相比較回路の特性
の線形性に影響する。積分期間を短かくすると位相比軟
回路の雑音に対する感度が変わる０蓋し、雑音成分は高
い速度で増大するからである。

位相比較回路の感度は積分期間の持続時間に依存するだ
けでなく、ライン同期パルスの量子化段階の数にも依存
する。この位相比較回路は１クロック信号より低い感度
−理論上は「クロック信号（但し、Ｍは量子化段階の数
である）−で基準信号とライン同期パルスとの間の位相
のずれを検出できるｏしかし、これはライン同期パルス
の立上り縁が無限長の勾配？有する場合にしかあてはま
らない。蓋し、第１の積分期間の持続時間はライン同期
パルスの立上り時間以下であるからである。

これはディジタル低域フィルタ２’Ｃより確保されてい
る。テレビジョン信号のように分解能が７ビ段階を具備
する時は、０．０２５クロック信号以下の位相のずれを
検出できる０ 本発明に係る文相比較回路は位相のずれを非常に正確に
検出する場合に特に適しているｏしかし、特性曲線の直
線部（動作範囲）が狭いｏしかし、この回路に特性曲線
の直線部が広いが、感度が低い位相比較回路を組合わせ
ることにより本発明を有利に利用することができるｏｉ
者の感度が低い１位相比較回路は先ず入力信号と基準信
号の間の位相位置を制御する（粗制御）０これでも本発
明に係る位相比較回路の動作範囲内に位相のずれが入る
場合は、この回路がそれ以上の制御を引き継ぐ（微制御
）０

【図面の簡単な説明】

第１図はディジタル信号処理用の位相比較回路を具える
位相制御ループ全体のブロックＭ１第２図は第１の実施
例の位相比較回路のブロック図、 第８図は第２図に示した場合の信号の時間線図、第４図
は第２の実施例の位相比較回路のブロック図、 ｖ、５図は第４図に示した場合の信号の時間線図である
０

Claims (1)

1. 【特許請求の範囲】 １、入力信号と基準信号との間の位相のずれを検出する
   ために、基準信号と同期している積分期間において入力
   信号を積分することによりこのずれに依存する出力信号
   を生ずる位相比較回路において、前記回路が２個の順次
   の明確な積分期間において入力信号を積分する積分器回
   路と、この積分器回路で生ずる重み付けされた積分値間
   の差に対応する信号を形成する重ね合せ回路とを具え、
   重み付け因子及び積分期間の持続時間又はそのいずれか
   一方が夫々互にずれていることを特徴とする位相比較回
   路。 ２、一方の入力端子が反転させられた入力信号を受け取
   り、他方の入力端子が反転させられていない入力信号を
   受け取るマルチプレクサを設け、積分器回路が入力端子
   がこのマルチプレクサの出力端子に接続されている一個
   の積分器と、積分期間においてこの積分器を動作状態に
   セットし、マルチプレクサを２個の積分期間の間で切り
   換えるために、基準信号により制御されるタイミング装
   置を設け、積分器の出力端子が位相比較回路全体の出力
   端子となるように構成したことを特徴とする特許請求の
   範囲第１項記載の位相比較回路。 ３、積分器回路が２個の積分器を具え、これらの積分器
   の入力端子がいずれも入力信号を受け取り、基準信号に
   より制御されるタイミング装置を設け、第１の積分期間
   時に一方の積分器を動作状態にセットし、第２の積分期
   間時に他方の積分器を動作状態にセットし、これらの２
   個の積分器の重み付けされた出力信号を重ね合せ回路の
   ２個の入力端子に加え、位相比較回路全体の出力端子を
   この重ね合せ回路の出力端子に結合したことを特徴とす
   る特許請求の範囲第１項記載の位相比較回路。 ４、第１の積分期間をパルス状の入力信号の立上り時間
   以下とし、２個の積分期間を互に離して予じめ定められ
   た位相差の時第１の積分期間が入力信号の立上り縁と一
   致し、第２の積分期間が入力信号のパルスの山と一致す
   るようにし、２個の積分期間の持続時間及び重み付け因
   子を出力信号が或る予じめ定められた値を有するように
   選ぶことを特徴とする特許請求の範囲前記各項のいずれ
   か一項に記載の位相比較回路。 ５、重ね合せ回路の出力信号を、第２の積分期間時に動
   作状態にセットされる積分器の出力信号で除算する除算
   回路を設けたことを特徴とする特許請求の範囲第４項記
   載の位相比較回路。 ６、重ね合せ回路の後段にリミタ回路を設けたことを特
   徴とする特許請求の範囲第５項記載の位相比較回路。 ７、タイミング装置によりマルチプレクサにかけられる
   制御信号の時間的位置がパルス状の基準信号のゼロ交差
   に依存することを特徴とする特許請求の範囲第２項又は
   第３項に記載の位相比較回路。 ８、サンプリング周波数が基準パルスの周波数の整数倍
   であるアナログ−ディジタル変換器を介して入力信号を
   加え、１個又は複数個の積分器がタイミング装置により
   何時も一定数の、入力信号のサンプリング値を積分する
   ように構成されたことを特徴とする特許請求の範囲前記
   各項のいずれか一項に記載の位相比較回路。 ９、低域フィルタを介して入力信号を加えることを特徴
   とする特許請求の範囲第８項記載の位相比較回路。