JPH10502506A - Σ−δｆｍ復調器の改良 - Google Patents

Abstract

(57)【要約】 ＦＭラジオ信号で同様な遷移をモニタして周波数を決定することによりデジタル周波数復調を行なう。ＦＭ信号の同様な遷移の間の時間間隔は予想される遷移時間を選択して実際の遷移時間に対する誤差値を累積することで設定する。累積誤差値は予想される遷移時間を更に選択するための基盤を提供するので信号周波数を割出すための基盤が報告された予想遷移時間のシーケンスで提供される。図示した実施例の一つでは、選択した遷移時間はＦＭ信号のプラスの遷移であり、遷移の予想事項は有効な遷移ウィンドウに対して早い遷移と遅い遷移の二つの時間間隔の組から取り出す。本発明の一実施例において、累積誤差は積分装置に保存し、別の実施例において累積誤差は２周波発振器の位相に保存する。デジタル・ビットストリームに付随した値で選択した予想時間を報告することによりビットストリームのサンプル総数に対するビットストリーム内の任意のデジタル値の比を計算して周波数を割り出すことができる。

Description

【発明の詳細な説明】 Σ−ΔＦＭ復調器の改良 関連出願 本出願はΣ−ΔデジタルＦＭ復調器と題する１９９３年６月１４日に提出され た米国特許出願第０８／０９２３８１号の一部継続出願である。 発明の背景 周波数変調（ＦＭ）ラジオ信号は周知でオーディオ放送に広く使用されており 、最近ではデータ放送にも使用されている。例えば、ＦＭラジオ放送副搬送波を 使用する一般のＲＣＣ・ＰＯＣＳＡＧやページング・システム、また省電力で効 率的に受信するページング装置、例えば腕時計型ページング装置が実現されてい る。このような装置を用いてＦＭラジオ信号を受信変調するにはかなりのアナロ グ回路が必要とされていた。 ＦＭ復調に使用する従来のアナログ回路は、位相ロック・ループまたは周波数 ロック・ループと各種の識別回路を含む。ＦＭ復調はパルスカウント復調器等の ハイブリッド型デジタル−アナログ回路を用いたり、デジタルＦＭ復調器へデジ タル中間周波数（ＩＦ）信号を印加することでも行われてきた。一般に、アナロ グ方式によるＦＭ復調では物理的な寸法要件が大きい問題があり、またデジタル 方式によるＦＭ復調では超高速アナログ−デジタル変換または極端に速いクロッ ク速度が必要とされる。 ＦＭラジオ信号のアナログ復調はアナログ回路に固有の問題点を多く抱えてい る。集積回路での実現には大量の外部、即ちオフチップ部品またはアナログ装置 を実現する大量の集積回路資源の使用が必要となる。また大規模多機能集積回路 に実装したアナログ回路は特に雑音に弱かったり集積回路チップ上の他の回路か ら干渉を受けやすい。大半のアナログ復調器は大きなオフチップ部品として提供 される共振器を必要とする。最後に、大半のＦＭ復調の実施では、比較的大型に なるため、特に腕時計型ページング装置等の小型ページング装置に小型化するこ とが困難である。 ＦＭ復調は一般に５種類に分類される。線形フィルタを有する識別回路とこれ に伴う包絡線検波器、周波数および位相ロック・ループ、パルスカウント復調器 、高速カウンタ復調器、アナログＩＦ信号をデジタル信号に変換してからのデジ タルＦＭ変調の五つである。識別回路は物理的に大型で場合によっては特定の同 調を必要とする。また復調信号をデジタル的に処理しようとする場合アナログ− デジタル変換ブロックが必要になる。周波数および位相ロック・ループは比較的 大型のオフチップ部品、例えばコンデンサを必要とし、集積回路への実装が一般 に簡単ではない。復調信号をデジタル的に処理しようとする場合アナログ−デジ タル変換ブロックが必要である。またＶＣＯの直線性が復調歪みに影響すること が多い。パルスカウント復調器は通常トリガー・ワンショット回路を使用し、大 型のオフチップ部品、例えばコンデンサが必要である。このようなパルスカウン ト復調器は一般に超広帯域ＦＭ信号にのみ応用可能である。高速カウンタを用い る復調器はＦＭ信号の任意の遷移(transition)間の時間差を測定できるが、この ような時間測定には非常に高速なカウンタ、即ち超高速クロックで駆動されるカ ウンタが必要であり、比較的大型の電力入力と熱放散が要求される。アナログＩ Ｆ信号をデジタル信号に変換してからデジタルＦＭ復調を行うには一般に超高速 アナログ−デジタル変換が必要であり、デジタル復調を実行するために比較的高 速なデジタル信号処理が要求される。 理解されるように、ＦＭ復調器でのアナログ回路の使用を最小限に抑さえるこ とでアナログ回路に固有の前述したような問題が減少する。また、ＦＭ信号を最 終的にデジタル用途に適用しようとする場合、例えばページング装置では、復調 時にアナログ−デジタル変換を行うのが望ましいが、このようなＦＭ復調器は現 在のところ存在していない。前述の問題の減少はどのＦＭ復調器でも一般に望ま しいが、腕時計型ページング装置等寸法と性能、即ちデータの統合性と電力消費 が必須要件となる小型ラジオ信号受信装置においては特に重要である。ＦＭ復調 器を可能な限りデジタル的にまたデジタル集積回路で実装できるようになれば、 耐雑音性、全体としてのパッケージング、設計の汎用性に関して製品が改良され る。 発明の概要 本発明によれば、デジタル周波数復調は、ＦＭ信号の遷移候補(chosen transi tion)をモニタし、累積誤差値に基づいて隣接している信号遷移候補の間での複 数の予想時間の一つを選択し、実際の遷移時間と候補の予想時間との差を測定し 、この差を累積誤差値に組み込むことにより実現する。信号の周波数は生成され る選択した予想時間の数列で割り出す。予想時間の選択率が変調信号の帯域幅よ り大きい場合には、変調信号の周波数範囲外の量子化雑音の大半をスペクトル整 形するように累積誤差へ個々の差分の組み込みを行えば、デジタルフィルタ処理 により簡単に排除できる。 本発明の一好適形態において、モニタする候補となるＦＭ信号の遷移候補は全 て連続してプラスに向う遷移、即ち関連する中間周波数（ＩＦ）信号での連続し た立ち上がり端である。このように遷移候補間の時間差がＦＭ信号周波数割り出 しの基準となる。予想遷移時間は早い選択と遅い選択という二つの考えられる選 択の組から取り出す。早い選択はデジタル値「１」に対応し、遅い選択はデジタ ル値「０」に対応する。選択した各予想遷移時間について関連するデジタル値が 報告される。即ち早い選択の各々についてデジタル値「１」が報告され、遅い選 択の各々についてデジタル値「０」が報告される。早い選択はＦＭ信号で最も早 い次に有効な候補遷移より僅かに小さく、遅い選択はＦＭ信号で最も遅い次に有 効な候補遷移より僅かに大きい。つまり、早い予想遷移時間を候補とすると必ず マイナスの誤差が発生し、遅い遷移時間を候補とすると必ずプラスの誤差が発生 する。累積誤差は過去の全ての誤差の和、即ち候補遷移の実際の時間と選択した 予想時間との過去の差分である。累積誤差が０より大きいときには早い予想時間 を候補としそれ以外では遅い予想時間を候補とすると、負帰還が発生し任意の範 囲内の累積誤差値を補償する。信号の周波数は報告された「１」と「０」の総数 に対する報告された「１」の比から割り出す。 別の実施例において、位相の連続した２周波数発振器はサイクルごとに二つの 周波数の一方で選択的に動作する。高い方の周波数はデジタル値「１」に対応し ており、復調される最大周波数より周波数が僅かに高い。低い方の周波数はデジ タル値「０」に対応しており、復調される最低周波数より周波数が僅かに低い。 発振器の遷移の各々で、ＦＭ信号遷移と発振器出力遷移との相対的なタイミング として、即ちＦＭ信号遷移が発振器遷移より早いかまたは遅いかによって２進決 定を行なう。決定結果を用いて次のサイクルでの発振器周波数を選択すると、次 の発振器遷移が必ず次のＦＭ信号遷移に向って移動する。信号周波数は「１」と 「０」の相対数から割り出す。累積誤差はＦＭ信号遷移が発生したときの発振器 の位相に、例えば遅延内での遷移の位置に残っている。したがって、本発明のこ の実施例では累積誤差を表すためにアナログＩＣ装置技術を使用するのではなく 、完全デジタルＩＣ装置技術、例えばゲート遅延のシーケンスに基づいた「リン グ発振器」を使用することができる。 本発明の主題は本明細書の結論部分に特に記載され明確に請求されている。し かし本発明の構成および動作方法、更にこの他の利点および目的をも、添付の図 面とあわせて以下の説明を参照することで完全に理解されるであろう。図面にお いては同様の参照番号で同様部材を表している。 図面の簡単な説明 本発明をより良く理解するため、および本発明をどのように実施できるかを示 すため、例として添付の図面を参照する。 図１は本発明によるΣ−ΔデジタルＦＭ復調器のブロック図である。 図２は図１のΣ−ΔデジタルＦＭ復調器の動作を示すタイミング図である。 図３は本発明によるΣ−ΔデジタルＦＭ復調器を含むＦＭラジオ信号受信装置 のブロック図である。 図４は図３のＦＭデジタル復調器を更に詳細に示すブロック図である。 図５および図６は本発明のΣ−ΔＦＭデジタル復調器の動作を示すタイミング 図である。 図７は本発明のデジタル復調器の出力に基づく周波数情報を提供するデシメー タのブロック図である。 図８は図７の回路のタイミング図である。 図９は本発明の別のデジタル復調器の理論的動作を示す略ブロック図である。 図１０は図９に図示した理論的動作による復調器の一実施のための略論理ブロ ック図である。 図１１は図９で説明した理論的動作によるデジタル復調器の一改良実施を示す 略論理ブロック図である。 好適実施例の詳細な説明 図面に図示した本発明の好適実施例は一般に周波数変調信号を受信して情報復 元のためにその信号の周波数測定値を提供する装置から成る。周波数情報はＦＭ 信号で同様な隣接する遷移間の時間差を測定することにより一般に復元される。 比較的低電力の本装置がデジタル周波数データを供給できるので、データを後に デジタル的に処理しなければならないような用途において別のアナログ−デジタ ル変換ブロックを設ける必要がない。本装置は本質的にほとんどデジタルである から、従来のアナログＦＭ復調に付随した欠点の多くが回避される。更に好適な 形態において、本装置はＦＭラジオ信号データ放送にしたがって動作する小型ペ ージング装置等の小型省電力装置での実装に特に好適である。 図１は本発明によるΣ−ΔデジタルＦＭ復調器の一般構成をブロック図として 示している。図２は図１の復調器で処理されるＦＭ信号と本発明による復調間に 図１の復調器で発生する各種信号を示すタイミング図である。 図１および図２では、Σ−ΔＦＭデジタル復調器１０は制限ＦＭ信号１２を受 信してデジタル出力１４を出力する。ＦＭ信号１２は制限ＦＭ信号、即ち方形波 で、例えば−１Ｖと＋１Ｖの間での振幅変化を有する。ＦＭ信号１２の遷移はＦ Ｍ信号１２の周波数を表す。例えばＦＭ信号１２をＦＭラジオ信号放送から取り 出して従来のＦＭラジオ信号処理で典型的に行われているように復調のため中間 周波数（ＩＦ）信号へ変換することができる。更に詳しくは後述するように、デ ジタル出力１４はＦＭ信号１２の周波数を表し、周波数情報はデジタル出力１４ の更なる解析により後に復元される。 復調器１０は、第一入力１６ａで制限ＦＭ信号１２を受信し第二入力１６ｂで 本明細書ではＧとも表記されるパルス発生器１８からのゲート信号１９を受信す るデジタル乗算器１６を含む。パルス発生器１８は任意のパルス持続時間で０Ｖ から＋１Ｖへ向う単一パルスとしてゲート信号１９を発生する。パルス発生器１ ８は制限ＦＭ信号１２の第一の実際の遷移２７（図２参照）に選択した分遅延応 答してゲート信号１９を提供する。ゲート信号１９のパルス中心は次の実際の遷 移２８でのＦＭ信号１２の予想される次の遷移２１を表しており、これはまた時 間ｔ₁としても示してある。予想される次の遷移２１と実際の次の遷移２８との 時間差２９は選択した次の予想遷移２１についての誤差を表す。 パルス発生器１８はトリガ入力１８ａでマルチプレクサ２０の出力によりトリ ガされる。Ｎ：１マルチプレクサの場合、Ｎ個のトリガ信号２２がマルチプレク サ２０の入力に印加される。各トリガ信号２２は任意の大きさの小遅延量ｔ_{dela y} だけ直前のトリガ信号２２から時間的にオフセットしている。ＦＭ信号１２は 第一の調節可能な遅延ブロック２４に印加されて大遅延量ｔ_DELAYを提供し、次 いで直列にもっと小さい調節可能な遅延ブロック２６列に印加されて各遅延ブロ ックが小遅延量ｔ_delayを提供する。遅延ブロック２４で提供される大遅延量ｔ_{D ELAY} の調節は中心周波数制御信号２５により行われる。小遅延量ｔ_delayの調節 は各遅延ブロック２６に共通に印加される周波数偏移制御信号２３により行われ る。 帯域制限ＦＭ信号では、ＦＭ信号１２での隣接する同様の遷移、例えば立ち上 がり端が有効な次の遷移の任意のウィンドウ内で発生する。ブロック２４の遅延 ｔ_DELAYの大きさは、ＦＭ信号１２での任意の遷移、例えば実際の遷移２７（図 ２参照）と、次の有効な遷移のこのウィンドウのはじまり、例えば次の実際の遷 移２８が発生するウィンドウのはじまりとの時間差に対応し、ゲート信号パルス の持続時間の半分未満である。遅延ブロック２４の出力は、最も早いトリガ信号 ２２としてマルチプレクサ２０の高次入力、即ち入力Ｎ−１へ印加され、また第 一遅延ブロック２６へも印加される。各後続の遅延ブロック２６が出力をトリガ 信号２２の一つとしてマルチプレクサ２０の次の入力に、また後段の次の遅延ブ ロック２６にも印加する。 つまり遅延量ｔ_delayだけ時間的にオフセットした一連のトリガ信号２２がマ ルチプレクサ２０の入力で利用できるようになる。各トリガ信号２２はＦＭ信号 １２の直前の遷移、即ち実際の遷移２７の関数であり、次の実際の遷移の予想時 間、即ち遷移２８を表している。つまり次の遷移のＮ個の予想時間が利用できる ようになる。トリガ信号２２の一つをパルス発生器１８への印加のために選択す ることにより、即ちアドレス入力２０ａでマルチプレクサ２０を適切にアドレス することにより、ゲート信号１９が選択した次の予想遷移２１として乗算器１６ に印加される。トリガ信号間の選択、即ちマルチプレクサ２０のアドレシングは 直前の処理サイクルでのデジタル出力１４の関数である。 乗算器出力１７はＭとも表記してあり、三つの状態、即ち−１Ｖ、０Ｖ、およ び＋１Ｖの間で、ＦＭ信号１２とゲート信号１９の乗算に応じて変化する。ゲー ト信号１９に提供されるパルスの外部、即ちパルス以前とパルス以降では、乗算 器出力１７が０Ｖのままである。しかしパルスがゲート信号１９に提供される間 乗算器出力１７の状態がＦＭ信号１２の状態に追従する。特に、ゲート信号１９ の立ち上がり端１９ａでは乗算器出力１７はｔ_lowとも表記してある時間間隔３ １（図２）で−１Ｖに向う。しかしＦＭ信号１２での実際の次の遷移２８では、 乗算器出力１７がｔ_highとも表記してある時間間隔３３（図２）で＋１Ｖに向か い、ゲート信号１９の立ち下がり端１９ｂで終わる。時間差２９は時間間隔３１ と時間間隔３３との差、即ちｔ_lowとｔ_highとの差の半分に相当する。予想され る次の遷移２１、即ちゲート信号１９に提供されるパルスの中心が実際の次の遷 移２８と一致していれば、時間間隔３１と時間間隔３３は等しい。それ以外の場 合、時間間隔３１と時間間隔３３との差は実際の次の遷移２８に対する次の予想 遷移２１での誤差に対応する。 積分器３０への乗算器出力１７の印加で実際の次の遷移２８に対する次の予想 遷移２１の誤差の表現を生成し、更に時間的にこれらの誤差を累積する。例えば 、次の予想遷移２１の時間が正確だったとすると、積分器３０は実質累積誤差０ で、即ちΔＳの差３７を０として＋１Ｖ信号を積分するのと同じ時間間隔に渡り −１Ｖ信号を積分する。しかし次の予想遷移２１は実際の次の遷移２８から偏移 しているので、積分器３０は比較的長い時間に渡りプラスまたはマイナスの電圧 の一方を積分し、予想遷移２１での誤差を考慮、即ち時間差２９を測定する。積 分器３０は復調器１０の動作中常に乗算器出力１７を連続積分する。次の予想遷 移２１を各々負帰還下で選択することにより、Ｓとも表記してある積分器出力３ ５は任意の範囲に留まる。 図１および図２で図示した実施例では、即ち予想遷移２１が次の遷移２８より 僅かに先行する場合、積分器出力Ｓ３５、即ち現在のサイクルＳ（ｎ＋１）に続 く累積誤差全体が直前のサイクルＳ（ｎ）に続く積分器出力より更にマイナスに なる。早い予想遷移２１は更にマイナスの累積誤差、即ち更にマイナスの積分器 出力３５を発生する。同様に、遅い予想遷移２１は更にプラスの累積誤差、即ち 更にプラスの積分器出力３５を発生する。つまり図２に図示したように、積分器 ３０は時間間隔ｔ_low３１の間、マイナスの電圧を積分しこれの出力３５は−１ のスロープとなる。また時間間隔ｔ_high３３の間は、プラスの電圧を受信すると 積分器出力３５が＋１のスロープとなる。一つのサイクルから次のサイクルまで の積分器出力３５でのΔＳ差分３７、即ち出力Ｓ（ｎ＋１）と出力Ｓ（ｎ）との 差は、次の実際の遷移２８に対する最新の次の予想遷移２１の誤差に対応する。 理解されるように、次の予想遷移２１が次の実際の遷移２８と一致している場合 には、積分器３０はマイナスの電圧を積分し続けるかぎりプラスの電圧を積分し 、積分器出力３５に実質的な変化がないことになる、即ちＳ（ｎ＋１）がＳ（ｎ ）に等しい。それ以外の場合では、積分器出力のへｎかは次の予想遷移２１での 誤差を表し、積分器出力３５の現在の状態がこれまでの次の予想遷移２１全部に ついての累積誤差全体を表している。 積分器出力３５、即ち対応する実際の遷移２８に対する予想遷移２１の時間的 に累積誤差全体がアナログ−デジタル変換ブロック３２に印加される。アナログ −デジタル変換ブロック出力はＹとも表記してあり、デジタル出力１４である。 デジタル出力１４をマルチプレクサ２０のアドレス入力２０ａへ印加することに より、累積誤差、即ち積分器３０の出力３５が負帰還により任意の範囲内に維持 される。累積誤差が任意の方向に移動すると、マルチプレクサ３０はトリガ信号 ２２の一つを適宜選択して必要なときに累積誤差を対向する方向へ移動させる。 全体として、積分器出力１４に現れる累積誤差はこのような負帰還の結果として 任意の範囲内に収まる。 デジタル出力１４を更に分析して有用な周波数情報を取り出す。このような更 なる分析は単純にデジタル出力１４のストリームにおける値のグループの平均化 の分析である。任意の時間間隔に渡る平均値はその時間間隔の間のＦＭ信号１２ の平均周波数を表す。つまり、デジタル出力１４はデジタル出力１４の値のグル ープを平均化しＦＭ信号１２で搬送された情報を表す周波数情報を提供する次の 処理ブロック（図１には図示していない）に印加することができる。更に詳しく は、図示したデジタル出力１４は０とＮ−１の間で変化できる。デジタル出力１ ４に現れる各値は、ＦＭ信号１２での次に有効な遷移のウィンドウ内の遷移ロケ ーションに対応する。任意の時間間隔に渡ってデジタル出力１４に現れる値のグ ループの平均値は有効な次の遷移のウィンドウ内でのロケーションを識別する基 盤、したがって任意の時間間隔に渡る平均周波数を計算するための基盤を提供す る。 中心周波数制御信号２５と周波数偏移(deviation)制御信号２３は動的に動作 して遅延素子２４、２６の適切な調節を維持する。更に詳しくは、起動時に周波 数偏移制御信号２３が最大遅延量に設定され、中心周波数制御信号２５が中点遅 延量に設定される。負帰還ループが実行されて、デジタル出力１４がＮ−１の半 分を平均化するまで中心周波数制御信号２５を調節する。全体として、次の実際 の遷移２８についての平均的な発生がＦＭ信号１２での有効な次の遷移のウィン ドウの中心にあると仮定している。この仮定に基づいて、デジタル出力がＮ−１ の半分を平均するまで中心周波数制御信号２５を調節することで予想遷移の利用 可能時間のグループがＦＭ信号１２での有効な次の遷移ウィンドウを中心とする ように保証する。この中心周波数制御信号２５についての負帰還制御ループはΣ −ΔＦＭ復調器１０の使用中に動作し続ける。 上記で説明したように中心周波数制御信号を調節した後、周波数偏移制御信号 ２３を変更する。更に詳しくは、周波数偏移制御信号２３を調節してデジタル出 力１４に現れるフルスケール値の良好な部分が埋められるようにする。つまり、 デジタル出力１４が値のほとんどの範囲、例えばフルスケールの７／８をカバー するまで周波数偏移制御信号２３を調節する。オーディオ信号が広範囲に変化し ステレオパイロット信号が存在するＦＭ放送受信器での実施において、周波数偏 移制御信号２３はパイロットピーク振幅がフルスケールの約６％となるまで調節 でき、これにより９％パイロット信号で約１５０％の総合ＦＭ偏移が得られる。 上記で説明したＦＭ復調器１０は一般的事項で説明してあり、デジタル出力１ ４が任意の解像度、即ち各値が表しているビット数とマルチプレクサ２０の任意 の規模、即ち時間的に極めて密接に並んでいる多数のトリガ信号２２からの選択 となるような大規模デジタル回路で実現できる。理解されるように、デジタル出 力１４の解像度が大きくトリガ信号２２の総数が多いほど、ＦＭ復調の正確度が 増す。大きな処理オーバヘッド、回路資源、および部品の耐久性がこのような精 度と解像度で要求される。しかし本発明はもっと小規模で実現可能であり、なお かつ意味のある周波数情報が提供できる。例えば小規模なＡ／Ｄ変換、例えば２ ビット・フラッシュコンバータを本発明の比較的小規模な実施で使用できる。つ まり、本明細書で説明しているΣ−ΔＦＭ復調器を高解像度かつ高複雑性で実施 すると、このような実施は相当な大きさとなり、利用可能な他のＦＭ復調方法並 びにその装置に鑑みると正当化できない。しかし小規模での実施では本発明のＦ Ｍ復調器は小型ＦＭ信号受信器でのＦＭ復調に有効な解像度で有り得る。 本発明のＦＭ復調器は非常に小規模の実施、例えば腕時計型ページング装置と して用いＦＭラジオ信号データ放送に応答する小型化ＦＭラジオ信号受信装置等 に特に好適である。残りの説明および図面では本発明の小規模での実施を示して いるが、本発明がこのような小規模での実施に制限されないことは理解されるで あろう。更に詳しくは、残りの説明では１ビットのデジタル出力と二つだけの次 の予想遷移２１からの選択に焦点を当てる。 図３では、ラジオ受信装置１１０がＦＭラジオ信号源１１４２より提供される ＦＭラジオ信号１１２を収集する。ラジオ受信装置１１０はＦＭラジオ信号源と して用いるページング・システムで収集、発生、放送されたページング・データ を提供するＦＭラジオ信号１１２によるページング装置で有り得る。本発明はペ ージング・システムの状況下で説明し図示するが、本発明はページング装置の状 況を越えた用途を有することが理解されよう。 ＦＭラジオ信号１１２は第１にラジオ受信装置１１０２より中間周波（ＩＦ） 発振器１１８へ処理される。発振器１１８は従来のＦＭ受信器で弁別回路までの これを含まない回路に相当する。当業者には理解されるように、ＩＦ信号１２０ は周波数がＦＭラジオ信号１１２に対応しているが、中間周波数に混合され増幅 制限が発生するまで増幅された方形波信号で、信号周波数にしたがってほとんど 均一なレートで発生する二つの振幅値と遷移とを有する信号を発生する。つまり 、ＩＦ信号１２０の周波数はＦＭラジオ信号１１２の周波数の関数で、ＦＭ復調 の基盤を提供する。ＩＦ発振器１１８より発生したＩＦ信号１２０は本発明のΣ −ΔデジタルＦＭ復調器へ印加する。 以下の説明で更に詳細に説明するが、Σ−ΔＦＭデジタル復調器１２２は周波 数依存、即ち不均一な信号１２０、サンプルまたはビットクロック信号１２４、 ビットストリーム１２６を発生する。ビットストリーム１２６は論理値のシーケ ンス、即ち１と０の列を提供し、サンプルクロック１２４はビットストリーム１ ２６からの値をサンプリングする基盤を提供する。不均等デシメータ・ブロック １２８は不均等クロック１２４とビットストリーム１２６を受信し、ビットスト リーム１２６の１と０の比率に基づいて均一周波数回収信号１３４の起動時にデ ータ復元ブロック１３４へ周波数データ１３０を提供する。データ復元ブロック １３２は既知のデジタル信号処理（ＤＳＰ）技術にしたがって従来の均一なサン プリングを用いることでページャ・データストリーム１３８とページャ・ビット クロック１３９を漉波また復元する。ＵＳＥブロック１３６はラジオ受信装置１ １０の本体を構成し、ページャ・データ１３８とページャ・データ・ビットクロ ック１３９を任意のデータプロトコルにしたがって解釈し、任意のユーザー・イ ンタフェースにしたがってページング・メッセージを表示する。 図４はデジタル復調器１２２を更に詳細に図示している。図４において、電圧 −電流コンバータ１４０がＩＦ信号１２０を受信してＩＦ電流信号１４２を発生 する。理解されるように、コンバータ１４０はプラスとマイナスの電流基準、即 ち＋Ｉ_refと−Ｉ_refを受信し、ＩＦ電流信号１４２は＋Ｉ_ref電流値と−Ｉ_ref電 流値の間でＩＦ信号１２０の状態にあわせて移動する。更に詳しくは、ＩＦ信号 １２０が論理値１のとき、ＩＦ電流信号１４２はＩＦ電流信号１４２として＋Ｉ_ref 電流を示す。同様に、ＩＦ信号１２０が論理値０のときにはＩＦ電流信号１ ４２として−Ｉ_ref信号を示す。 ＩＦ電流信号１４２はＦＥＴスイッチ１４４のコモンノードへ印加する。ＦＥ Ｔスイッチ１４４は図１の乗算器に対応する。Ｇとも表記してあるゲート信号１ ４３の制御下で、電流信号１４２はＭとしても表記してあるゲートしたＩＦ電流 信号１４８としてスイッチ１４４を通過するか、または電子回路接地１４９へ流 れる。更に詳しくは、ゲート信号１４３が低値の場合には電流信号１４２は接地 １４９へ流れ、ゲートＩＦ電流信号１４８は０である。ゲート信号１４３が高値 の場合には電流信号１４２はゲートＩＦ電流信号１４８としてスイッチ１４４を 通過する。即ち、ゲートＩＦ電流信号１４８は、ゲート信号１４３が低値の場合 ０、ゲート信号１４３が高値でＩＦ信号１２０が低値の場合に−Ｉ_ref、ゲート 信号１４３が高値でＩＦ信号１２０が高値の場合に＋Ｉ_refの三つの状態を取る 。本明細書で用いている術語「高値」および「低値」は各々論理値の１と論理値 の０を表している。 電流積分器１５０は電圧出力を提供し、ゲートＩＦ電流信号１４８を連続積分 してＳとも表記してある積分器電圧出力１５２を提供する。積分器出力１５２は ＩＦ信号１２０の選択した予想時間とＩＦ信号１２０の実際の遷移時間に対する 累積誤差値を表している。 積分器出力１５２はクロック駆動比較器１５４のプラスの端子に印加する。比 較器１５４はビットクロック１２４に応答する、即ちビットクロック１２４の遷 移に応じて比較機能を実行する。ビットクロック１２４はＩＦ信号１２０を反転 したかたち、即ちインバータ１５６を用いて提供される。比較器１５４のマイナ スの端子は０Ｖ基準を受信する。つまり、比較器１５４が符号を決定する、即ち サンプル・クロック信号１２４に応じて積分器出力１５２のプラスまたはマイナ スの符号を決定する。比較器１５４は出力としてビットストリーム１２６を提供 し、ここにおいて値「１」はプラスの累積誤差を表し、値「０」はマイナスの累 積誤差を表す。 更に詳しくは以下で説明するように、ＩＦ信号１２０の周波数はＩＦ信号１２ ０のプラスに向う遷移、即ち立ち上がり端をモニタすることで決定する。比較器 １５４はクロック入力での立ち上がり端に応答する。ゲート信号１４３が低値の とき、また積分器出力１５２が安定しているときに比較器１５４が比較を実行す ることを保証するため、比較器１５４はマイナスに向う遷移、即ちＩＦ信号１２ ０の立ち下がり端の間刻時される。したがってＩＦ信号１２０がインバータ１５ ６に印加されインバータ１５６の出力が比較器１５４の立ち上がり端クロック入 力１５４ａに印加される。また、インバータ１５６の出力はサンプルクロック信 号１２４としても用いるので、クロック１２４の立ち下がり端はビットストリー ム１２６のサンプル点に対応する。 比較器１５４の出力、即ちビットストリーム１２６はＩＦ信号１２０でのそれ までの実際の遷移に対して任意の幅とタイミングのパルスのかたちでＦＥＴスイ ッチ１４４へ印加する次の二つの予想遷移の一方を選択する。既に説明したよう に、このパルスの中心点はＩＦ信号１２０で選択した次の予想遷移時間を表わす 。パルスはＩＦ信号１２０を遅延させて発生させている。 ＩＦ信号１２０は第一固定遅延ゲート１６０の列に印加する。第二の調節可能 な遅延ゲート１６２の列とあわせて遅延回路ブロック１６４が構成される。遅延 ゲート１６２は共通に中心周波数制御信号１６６を受信する。遅延ブロック１６ ４の機能は、ＩＦ信号１２０での任意の遷移と、ゲートパルス持続時間の半分未 満でＩＦ信号１２０の有効な次の遷移のウィンドウのはじまりとの間の時間にほ ぼひとしい遅延を提供することである。遅延ブロック１６４の出力１６８は可変 遅延素子１７０へ印加し、ｔ_delay程度の遅延、即ち次の有効遷移のウィンドウ ２０８と等しいかまたは僅かに大遅延を提供する。周波数偏移制御信号１７２は 遅延素子１７０によって提供された遅延の調整のために遅延素子１７０へ印加す る。 ２：１マルチプレクサ１７４は遅延ブロック出力１６８と調節可能な遅延素子 １７０の出力１７１を受信する。更に詳しくは、ＡＮＤゲート１７６、１７８が 各々の第一入力に遅延ブロック出力１６８と遅延素子１７０の出力１７１を受信 する。ＡＮＤゲート１７６の第二入力はビットストリーム１２６を受信する。Ａ ＮＤゲート１７８の第二入力はインバータ１８０を用いてビットストリーム１２ ６の反転した波形を受信する。ＡＮＤゲート１７６、１７８の出力はＯＲゲート １８２の各入力に印加する。ＯＲゲート１８２の出力はマルチプレクサ１７４の sh通緑として用いられる。つまり、マルチプレクサ１７４は遅延ブロック出力１ ６８のかたちの早いトリガと、遅延素子１７０出力１７１のかたちの遅いトリガ とを受信する。マルチプレクサ１７４はビットストリーム１２６の状態に基づい て二つのトリガ・イベントから選択する。理解されるように、遅延ブロック出力 １６８からの早いトリガはゲート信号１４３の早いゲートＧ１を発生し、遅延素 子１７０出力１７１から発生する遅いトリガはゲート信号１４３の遅いゲートＧ ０を発生する。早いゲートＧ１は遅延素子１７０の遅延で提供される時間間隔ｔ_delay だけ遅いゲートＧ０より先行している。但し、早いゲートＧ１と遅いゲー トＧ０が同時に発生しないことは理解すべきである。 パルス発生器ブロック１８４はＯＲゲート１８２の出力、即ちマルチプレクサ １７４が提供する選択したゲート・トリガ信号を、インバータ１８６と各々がｔ_delay 程度の遅延を提供し共通して周波数偏移制御信号１７２を受信する二つの 遅延素子列１８８の第一列の入力で受信する。インバータ１８６の出力と最後の 遅延素子１８８の出力はＡＮＤゲート１９０の反転入力に印加する。ＡＮＤゲー ト１９０の出力はゲート信号１４３である。つまりマルチプレクサ１７４からの 立ち上がり端が表われると、パルス発生器１８４がパルス、即ち早いゲートＧ１ または遅いゲートＧ０を、遅延素子１８８が提供する遅延に持続時間が対応する 、即ち二つの時間間隔ｔ_delayの遅延に対応するゲート信号１４３に発生させる 。 比較器１５４の出力、即ちビットストリーム１２６は論理ゲート１７６、１７ ８、１８０、１８２を用いて選択し、二つのゲート信号Ｇ１またはＧ０のビット ストリームはＦＥＴスイッチ１４４の動作のためゲート信号にパルスとして出現 する。つまり、ビットストリーム１２６が任意の点で高値の場合、ＡＮＤゲート １７６は早いトリガを受け入れ、早いゲート信号Ｇ１が得られる。しかし、ビッ トストリーム１２６が低値だとＡＮＤゲート１７６は無効になりＡＮＤゲート１ ７８が有効になるので、遅いトリガ受け入れられ遅いゲート信号Ｇ０が得られる 。得られた早いゲートＧ１または遅いゲートＧ０、即ちゲート信号１４３のパル スは、持続時間が同じだがパルスの持続時間の半分だけオフセットしているので 、早いパルス（Ｇ１）の中心点は遅いパルス（Ｇ０）の立ち上がり端に時間オフ セットが対応しており、早いパルス（Ｇ１）の立ち下がり端は遅いパルス（Ｇ０ ）の中心点に時間オフセットが対応している。各パルスの中心は直前の立ち上が り端に対するＩＦ信号１２０の次の立ち上がり端の選択可能な予想時間を表わす 。 図５はＩＦ信号１２０で隣接する同様の遷移に対して、図５でＧ１、Ｇ０と表 記してある早いゲートパルス遅いゲートパルスの信号１４３を表わす。図５にお いて、ＩＦ信号１２０は第一立ち上がり端遷移２００と後続の隣接する同様の立 ち上がり端２０２を含むように図示してある。立ち上がり端２００に対する立ち 上がり端２０２の発生はｔ_min間隔２０４とｔ_max間隔２０６で定義される有効な 次の遷移のウィンドウ内にある。ＩＦ信号１０．７ＭＨｚの標準ＦＭ放送では、 ＩＦ信号１２０は１０．６ＭＨｚから１０．８ＭＨｚまで周波数が変化できる。 有効遷移ウィンドウ２０８は１．７５ナノ秒ウィンドウ２０８に相当し、ｔ_min 時間間隔２０４はほぼ９２．５９ナノ秒、またｔ_max間隔２０６はほぼ９４．３ ４ナノ秒である。 各ゲートＧ１、Ｇ０の幅は遅延間隔ｔ_delayの２倍に相当する。これは各々が パルス発生器１８４の素子１７０と同一で直列接続してある調節可能な遅延素子 １８８の対を用いることによる。インバータ１８６が導入する遅延は無視できる と考えられる、または高度に重要な用途では調節可能な遅延素子１８８の対と直 列に配置した第二の同様な素子と整合させることができる。遅いゲート信号Ｇ０ は、ＡＮＤゲート１７８の入力へ印加する遅延素子１７０の使用の結果として遅 延間隔ｔ_delayの計数だけゲート信号Ｇ１より遅れて始まる。ゲートＧ１とＧ０ は同時に発生すること画内が、ゲートＧ１とＧ０の時間的な重複がウィンドウ２ ０８に相当する。次の遷移の、ゲートＧ１で表わされる予想時間、即ちゲートＧ １の中点はウィンドウ２０８の極く僅か前にあり、ゲートＧ０で表わされる予想 時間はウィンドウ２０８の直後にある。 図６はＩＦ信号１２０の任意の条件についてΣ−ΔＦＭデジタル復調器１２２ で発生する各種信号を示している。図６において、ＩＦ信号１２０は次の実際の 遷移２０２（図５）が次の有効遷移のウィンドウ内へ２／３の点で、即ち時間ｔ₁ から時間ｔ₀へ２／３の点で発生する周波数を示している。回路１２２の動作４ サイクルが図６に図示してある。第一サイクルでは、積分器出力１５２がマイナ スで、遅いゲートＧ０がスイッチ１４４への信号１４３の提示のために選択され ている。この後積分器出力１５２はプラスに向って増加するが、まだ０を越え ない。積分器出力１５２はこのサイクルでマイナスなので、遅いゲートＧ０がス イッチ１４４への印加のためにまた選択される。これに応じて、積分器出力１５ ２がまたプラスの方向に移動するが、今回は０を越えて比較器１５４へプラスの 電圧を提示する。そのため、この次のサイクルでは、早いゲートＧ１がスイッチ １４４への印加のために選択され、これに応じて積分器出力１５２はマイナスの 方向に移動する。 図示した実施例では、積分器出力１５２はプラス領域へぎりぎりで移動したの で、早いゲートＧ１の印加の結果としてマイナス領域へ戻り次のサイクルで遅い ゲートＧ０が選択されている。つまり、ビットストリーム１２６の出力パターン が発生する。純然たる意味で、ビットストリーム１２６は信号１２０の周波数に 比例する出力ではなく、信号１２０の候補遷移２００、２０２間の時間であるｔ_actual に比例した出力を発生する（図５）。最小予想時間ｔ₁と最大予想時間ｔ₀ との中間時間として、対応する周波数ｆｒｅｑ_centerでｔ_centerを定義すること により、またｔ_deviationをｔ_actualとｔ_centerとの差として定義することで、 信号１２０の周波数偏移（ｆｒｅｑ_modulation）についてのべき乗数列をｔ_{devi ation} の関数として作成できる。 ｆｒｅｑ_modulation＝ｆｒｅｑ_center｛−（ｔ_deviation／ｔ_center｝＋ （ｔ_deviation／ｔ_center）²−．．．｝ ｔ_deviationがｔ_centerより非常に小さい場合には、自乗およびさらに高い次 数の項は無視できるものと考えることができ、信号１２０の周波数偏移はｔ_{devi ation} の負数に比例するようになる。ｔ_deviationがｔ_centerより非常に小さくな い場合には、補正を行ってべき乗数列の高次項を考慮しＦＭ信号１２０を正確に 復調するようにしなければならない。この補正は後述する参照テーブル内に保存 してある値に補正係数を含めることで実行できる。 図６に図示してある実施例では、自乗およびさらに高い次数の項は無視できる ものと考えられ、ＩＦ信号１２０は最低許容周波数から最大許容周波数までの１ ／３の周波数を有している。これにより有効遷移ウィンドウへの２／３の所に実 際の遷移が配置されることになり、ビットストリーム１２６には反復パターン「 ００１」が出現することになる。この反復パターンは１／３の比率に対応するも ので、ＩＦ信号１２０の周波数が最低許容周波数から最高許容周波数までの１／ ３のところにあるものとして表現している。しかし理解されるように、３ビット 以上の情報が周波数情報を取り出す際にビットストリーム１２６から取り出され るのが普通で、図示した特定の実施例では３サイクルの回路動作の間に発生する ような性質であるということになる。 図３に戻ると、周波数偏移制御信号１７２と中心周波数制御信号１６６は図１ の周波数偏移制御信号２３と中心周波数制御信号２５に対応している。遅延制御 ブロック１６７は図１との関連で既に説明したような中心周波数制御信号１７２ と周波数偏移制御信号１６６を操作する上で用いるアルゴリズムを実行する。 ビットストリーム１２６はビットストリーム１２６に表われるデジタル値「１ 」と「０」の総数に対するデジタル値「１」の比率として周波数情報を表わす。 サンプルクロック１２４はビットストリーム１２６から値を取り出すための基板 を提供する信号１２０の周波数依存クロックである。つまり、デシメータ・ブロ ック１２８は、システムの同期周波数回収信号１３４で駆動される任意の一定シ ステム同期時間間隔の間に、サンプルクロック１２４でのサイクル総数と比較し てビットストリーム１２６に出現するデジタル値「１」の総数をカウントするこ とにより、周波数データ１３０を発生する。 図７はデシメータ・ブロック１２８の好適な形態を更に詳細に図示している。 図７では、サンプルクロック信号１２４がインバータ１２５に印加されて反転サ ンプルクロック１２７を発生する。クロック１２７は次にサンプルカウンタ・レ ジスタの増分入力へ印加される。つまり、サンプルカウンタ・レジスタ３００は サンプルクロック信号１２４のサイクル数をカウントする。ビットストリーム１ ２６はＡＮＤゲート３０２の第一入力へ印加される。ＡＮＤゲート３０２の第二 入力は反転サンプルクロック１２７を受信する。ＡＮＤゲート３０２の出力は１ カウンタ・レジスタ３０６の増分入力へ印加される。つまり、１カウンタ・レジ スタ２０６の増分入力はビットストリーム１２６のデジタル値「１」に付随する サンプルクロック信号１２４の各サイクルで回転する。 各レジスタ３００、３０６はタイミング同期ブロック３１０のリセット信号３ ０９が提供されるリセット入力を含む。タイミング同期ブロック３１０は例えば ２６６ＫＨｚの周波数回収信号と、反転サンプルクロック信号１２７を受信する 。主は数回週信号１３４はシステム同期信号であるが、サンプルクロック信号１ ２４およびこれに基づいた反転サンプルクロック１２７はシステム非同期信号、 即ちＩＦ信号１２０に対して周波数依存の信号である。つまり、タイミング同期 ブロック３１０はシステムに同期した方法で、また一定時間間隔にしたがってレ ジスタ３００、３０６をリセットするが、ビットストリーム１２６とクロック１ ２４の遷移条件を回避する。 タイミング同期ブロック３１０はアドレス負荷入力３１１を周波数参照テーブ ルアドレスラッチ３１２へも印加する。つまり、ラッチ３１２はレジスタ３０６ からの１のカウントとレジスタ３００からのサンプルカウント３０１をアドレス 負荷入力３１１に応じて回収する。周波数参照テーブル３１３はメモリアドレス データ３１４としてラッチ３１２に保持されている値を受信し、出力として対応 する周波数データ１３０、例えば多ビットの周波数値を提供するつまり周波数参 照テーブル３１３はレジスタ３００、３０６で提供されるデータに対して除算関 数を提供するような方法で構成するべきである。更に詳しくは、参照テーブル３ １３に格納されているデータが、１カウンタ・レジスタ３０６に保持されている 値をサンプルカウンタ・レジスタ３００に保持されている値で除算した結果を表 している。この除算は０と１間の数を表しウィンドウ２０８における遷移２０２ の位置を伸縮することで（図５参照）ＩＦ信号１２０の周波数を設定する。 図８は図７の回路の信号間の各種タイミング関係を表しており、当業者にとっ ては同期回路１３０の実装をサポートするはずである。同期サンプル要求１３５ は不均一ビットクロック１２７で刻時され入力としてサンプル要求１３４を受信 する２種類のＤフリップ・フロップを縦続接続して生成した信号である。図８の 変数Ｍはサンプルレジスタ３００から取り出した６ビットの値３０１を表す。変 数Ｐは１カウンタ３０６から取り出した６ビットの値３０７を表す。既に説明し たように、値ＭとＰを結合して参照テーブル３１３へ印加するアドレスを形成す る。対応するアドレスに格納されているデータが変数Ｍによる変数Ｐの除算結果 を表す。このようなデータは回路特性に対して必要と見なされるあらゆる補正係 数、特に既に説明したようなべき数列の高次項を補正するために必要な計数を更 に含むことができる。 図９はΣ−ΔＦＭ復調器での累積誤差を表すためのアナログ装置、例えば積分 器の使用を回避する本発明の別の実施例を示す略図である。図９の図面は実装設 計として示してあるのではなく、本発明のこの実施例についての動作理論を示す ものである。図１０と図１１は本発明のこの形態での実施の詳細を示す。 図９〜図１１の各図において、回路は出力として対応するクロック信号を基準 にサンプリングしたデジタル値のシーケンスを発生し、次の短いＦＭ信号予測遷 移と次の長いＦＭ信号予測遷移の間の回路による選択シーケンスを表している。 本明細書で既に説明したように、このような出力データの任意のシーケンスは、 比率計算の基盤、即ちデータストリームのサンプル総数に対するデータストリー ムの任意の値の計算基盤を提供して、復調されたＦＭ信号の周波数表現を取り出 す。言い替えれば、各回路は復調回路に印加して、短い予測候補に付随する高い 周波数と長い予測候補に付随する低い周波数で区切られた周波数範囲での周波数 の使用を取り出すことのできる出力を提供する。 復調しようとするＦＭ信号がこれの伝送している情報によって周波数変化する ことは理解されよう。回路動作について説明するが、ＦＭ信号の伝送する情報を 回収するための基盤としてＦＭ信号周波数での変化を回路が追跡することの理解 の上でＦＭ信号周波数の間隔が一定であると仮定する。 図９において、２周波数発振器４０１は長い遅延ブロック４１２と短い遅延ブ ロック４１４とを含む。長い遅延出力４１６と短い遅延出力４１８はそれぞれス イッチ４５０の第一と第二入力４５０ａ、４５０ｂに印加する。スイッチ４５０ は出力４１６、４１８の選択した一方をスイッチ出力４５０ｃへ伝送する。スイ ッチ出力４５０ｃは各々長い遅延ブロック４１２と短い遅延ブロック４１４の入 力４１７、４１９へ並列に、また２周波数発振器４０１の出力４５３としても印 加する。スイッチ４５０は制御入力４５０ｄで決定される二つの状態の一方で動 作する。ここで制御入力４５０ｄは２周波数発振器４０１の周波数選択入力であ る。第一状態では、長い遅延出力４１６がスイッチ出力４５０ｃに表われる。第 二状態では、短い遅延出力４１８がスイッチ出力４５０ｃとして表われる。つま り、発振器４０１は入力４５０ｄの第一状態について第一周波数で、また入力４ ５０ｄの第二状態について第二周波数で動作できる。動作において、発振器４０ １は循環パルス４５４を伝送する。発振器出力４５３ｃへのパルス４５４の提示 は二つの周波数の一方で、即ち発振器入力４７４の状態に依存して発生する。 前述のＩＦ信号１２０と等価のＦＭ信号４１１、即ち復調しようとする信号は Ｄ型ラッチ４７０のＤ入力４７０ａへ印加して発振器出力４５３はラッチ４７０ のクロック入力４７０ｂへ印加する。ラッチ４７０のＱ出力４７０ｃは発振器入 力４７４と復調器出力４５７の両方に印加する。 図９の図示についての幾つかの仮定で動作を説明する。全ての部材が理想的な 部材であるものと考える。ラッチ４７０は準安定状態の制約がない無限に高速な ラッチであると仮定する。発振器４０１を通って伝送されるパルス４５４は発振 器４０１の２重パス、即ち第一パスは長い遅延ブロック４１２を通り第二パスは 短い遅延ブロック４１４を通るループを通って循環する持続時間が０のパルスで あるとみなす。また何らかの任意の発振器サイクルの間に、スイッチ４５０は出 力４１６、４１８から選択した一つのパルスだけを出力４５０ｃへ渡すものと仮 定しておく。 図９の回路の動作において、スイッチ４５０が状態０の位置にある場合、即ち 長い遅延出力４１６をスイッチ出力４５０ｃへ結合している場合、回路は長い遅 延を選択しパルス４５４は小周波数で発振器出力４５３に現われる。同様に、ス イッチ４５０が状態１の位置にある場合、即ち短い遅延出力４１８をスイッチ出 力４５０ｃへ結合している場合、パルス４５４は大周波数で発振器出力４５３に 表われる。 発振器４０１の作動において小周波数と大周波数との選択はラッチ４７０のＱ 出力４７０ｃの関数である。ラッチ４７０のＱ出力４７０ｃはＦＭ信号４１１で 注目している遷移に対して発振器出力４５３でのパルス４５４の相対的タイミン グ、即ち早いか遅いかを表わす。ＦＭ信号４１１の有効周波数は短い遅延ブロッ ク４１４で表わされる大周波数と長い遅延ブロック４１２で表わされる小周波数 の間にあると仮定する。図９のデジタル復調器は負帰還を通る二つの周波数から 、即ち発振器４０１内部の二つの遅延パスから選択する。発振器４０１の動作の 平均周波数は大周波数と小周波数の重み付け平均、即ち長い遅延ブロック４１２ に関連する小周波数と短い遅延ブロック４１４に関連する大周波数の間のどこか にある周波数とみなすことができる。 例えば、注目しているＦＭ信号４１１の遷移が短い遅延ブロック４１４に関連 する高い周波数の区間と遅延ブロック４１２に関連する低い周波数の区間の中間 の周期の周波数で発生する場合、ラッチ４７０の出力４７０ｃは状態０で半分の 時間また状態１で半分の時間となる。つまり、任意の間隔に渡るＱ出力４７０ｃ に表われる出力値の総数に対するＱ出力４７０ｃの任意の状態の値の比が短い遅 延ブロック４１４の高い周波数と長い遅延ブロック４１２の低い周波数で区切ら れた周波数範囲内の周波数を表わす。 つまり、本発明の復調回路は時間復調器と考えることができる。平均周波数に 比較して偏差が小さいＦＭ信号では、線形時間変化が線形周波数変化であると近 似できる。この近似は本明細書で既に説明した補正についての近似および数学的 方法で支持されている。 図９に図示したように、長い遅延ブロック４１２は４単位の時間遅延を提供し 、一方で短い遅延ブロック４１４は３単位の時間遅延を提供する。これらの遅延 間隔は図示の目的で選択したもので、この回路の実際の実施では同様に用いられ ないこともある。実際の実施では長い遅延ブロック４１２と短い遅延ブロック４ １４の間が例えば１パーセント台等のもっと小さな時間差となることが多い。例 えば、短い遅延ブロック４１４が９９単位の時間遅延を提供する場合長い遅延ブ ロック４１２は１００単位の時間遅延を提供する。 現在のサイクルからの負帰還で次のサイクルの間の発振器４０１の周波数を選 択することにより、次のサイクルの終端でクロック入力４７０ｄへのパルス４５ ４の到着がＤ入力４７０ａでの次のＦＭ信号４１１の遷移の到着に向って移動す ると仮定できる。復調器は常に安定状態に向って動きこれを実現するので、パル ス４５４は遅らせられるか進められるかのどちらか、即ちＦＭ信号４１１の注目 している遷移の次の発生に対して遅延ブロック４１２、４１４の選択した一方を 通って伝送することによる。ＦＭ信号４１１の遷移がパルス４５４より前に発生 する場合にはラッチ４７０はパルス４５４で刻時されたときＤ入力４７０ａに値 １を受信する。ＦＭ信号４１１の遷移がパルス４５４より後で発生する場合には ラッチ４７０はパルス４５４で刻時されたときにＤ入力４７０ａに値０を受信す る。 例えば図示したパルス４５４ａが時間ｔ_cに先行する立ち上がり端を有すると 考える。また図示したＦＭ信号遷移４１１ａが時間ｔ_cの後でプラスに向う遷移 を有し、ＦＭ信号遷移４１１ｂが時間ｔ_cより先にプラスに向う遷移を有すると 考える。ＦＭ信号遷移４１１ａの場合、パルス４５４ａの前縁はＦＭ信号遷移の 先行しており、ラッチ４７０は値０で刻時し次の動作サイクルで発振器入力４５ ０ｄへ値０を提示する。その結果として、長い遅延出力４１６がスイッチ４５０ により選択され、ＦＭ信号４１１の遷移の次の発生に対してパルス４５４の次の 発生を遅らせる。ＦＭ信号遷移４１１ｂの場合、パルス４５４ａの前縁は信号遷 移に続くので、ラッチ４７０は値１で刻時し次の動作サイクルで発振器入力４５ ０ｄへ値１を提示する。その結果、短い遅延ブロック４１４は発振器出ＶＩ４５ ３に次に提示されるパルス４５４を搬送するので、ＦＭ信号４１１の遷移の次の 発生に対してパルス４５４の次の発生を進めることになる。 したがって、循環パルス４５４が注目するＦＭ信号４１１の遷移より前にある か後ろにあるかによって、遅延ブロック４１２、４１４の適切な一方を選択して 次のパルス４５４を注目する次のＦＭ信号４１１遷移に向って移動する。最終的 に遅い循環パルス４５４が早いパルス４５４になり早いパルス４５４が遅いパル ス４５４になる。次の回路動作サイクルでは、もう一方の遅延ブロックが選択さ れて注目する次のＦＭ信号４１１遷移に向って、但し対向する方向に、次のパル ス４５４の発生を移動させる。つまり、スイッチ４５０は任意の状態のままで循 環パルス４５４が次のＦＭ信号４１１の次の注目する遷移に向って移動する。最 終的に循環パルス４５４は次の注目するＦＭ信号４１１の遷移を通りすぎて移動 し、スイッチ４５０の状態が変化する。そのため、図９の復調回路は負帰還方式 で動作して注目するＦＭ信号４１１の遷移の付近でパルス４５４の発生を維持す る。 例として、ＦＭ信号４１１が時間単位３と２／３の周期の一定周波数を有する と仮定する。長い遅延ブロック４１２がラッチ４７０に提示されたパルス４５４ を伝送する度に、パルス４５４はＦＭ信号４１１の次の遷移に対して１／３時間 単位だけ遅らせられる。同様に、短い遅延ブロック４１４がラッチ４７０に提示 されたパルス４５４を伝送する度に、パルス４５４は２／３時間単位だけ進めら れる。回路が充分なサイクルに渡って動作できると、長い遅延は短い遅延の２倍 選択されることになる。したがって、これによってＦＭ信号４１１は短い遅延か ら長い遅延までの距離の２／３に見付かった時間単位の周期に時間的分離が対応 する遷移を有することを意味している。つまり、任意の時間間隔に渡って一定し た周波数のＦＭ信号とＦＭ信号のどのような変調よりも充分に高いクロック速度 で動作する本発明の復調回路では、回路機能の第一順序を有効に仮定するまたは 近似することができる。 以下の表は３と２／３時間単位に等しいＦＭ信号４１１周期での図９の回路の 動作を示したものである。表の各行はＦＭ信号４１１の遷移時間に対応する。第 一列は注目するＦＭ信号４１１の遷移の逐次表現に対応する。第二列は注目する ＦＭ信号４１１遷移の時間における遅延ブロック４１２、４１４でのパルス４５ ４の位置を表わす。第三列は注目するＦＭ信号４１１の遷移とラッチ４７０への パルス４５４の提示の相対タイミングの関数としてスイッチ４５０での選択状態 を表わす。第四列は次のサイクルでのパルス４５４供給源として選択した遅延パ スを表わす第後の列は注目する次の信号４１１遷移の到着時での時間単位でのパ ルス４５４の位置を示す計算を提供する。 図示した例では、第一ＦＭ信号遷移の時間で、循環パルス４５４は長い遅延ブ ロック４１２と短い遅延ブロック４１４の１／２時間単位に恣意的に配置されて いる。したがって、パルス４５４は注目するＦＭ信号４１１遷移より先行してい るので、スイッチ４５０では状態０が設定され、長い遅延４１２の出力４１６か ら次のパルス４５４を選択する。注目する第二ＦＭ信号４１１遷移の事項では、 循環パルス４５４は遅延ブロック４１２、４１４で１／６時間単位に存在してい る、即ち長い遅延ブロックの出力４１６をスイッチ４５０が選択したことで１／ ３時間単位だけ遅れた状態にある。ここでもパルス４５４は注目するＦＭ信号４ １１の遷移より先行しているので、スイッチ４５０を状態０の位置に維持してい る。注目する第三ＦＭ信号４１１遷移では、パルス４５４は遅延４１２で−１／ ６時間単位（言い替えれば３・５／６時間単位）に存在する。ここでもパルス４ ５４は１／３時間単位だけ遅らせられている。但しこの第三遷移では、パルス４ ５４は注目するＦＭ信号４１１遷移に後続するのでスイッチ４５０は状態１の位 置に移動して次には短い遅延ブロック４１４からパルス４５４を選択する。その 結果、第四の注目するＦＭ信号４１１遷移の発生時には、パルス４５４が２／３ 時間単位だけ進んでいる、即ち遅延ブロック４１２、４１４で１／２時間単位に 位置している。この例では、第四遷移での条件が第一遷移の条件と同一であるか ら、回路出力４５７は周回的、即ちパターン「００１」を反復する。値の総数に 対する０値の比は２／３で、これは３・２／３時間単位の周期に対応する周波数 のＦＭ信号４１１を意味している。 以上の例では回路動作の３回の繰り返しで反復サイクルを作っているが、反復 パターンを作るには、したがって信頼性のある回路出力４５７の周波数表現を作 るにはもっと多数のサイクルが必要とされることが普通であることが理解されよ う。 本明細書で既に説明したように、本発明にかかるΣ−Δ周波数復調は注目する 次の予想遷移の大まかな各推定に続く累積誤差を記憶する。遷移の大まかな各予 想時間が受け入れられるが、誤差の大きさは注意深くまた正確に累積され、これ により負帰還と併せて、長い間隔に渡って０になるようにする。先の実施例では 、このような誤差はアナログ装置、例えばアナログ積分器に累積されていた。図 ９の復調器で表わされる誤差の累積は発振器４０１内部のパルス４５４の位置に 対応する。これは誤差のアナログ記憶と見ることもできるが、遅延ブロック４１ ２、４１４の実装にアナログ装置を使用する必要がない。集積回路による実際の 実装では、パルス４５４の「位置」は一連のゲート遅延内部の状態遷移の位置に 対応する。 つまり、本発明によるΣ−ΔＦＭ復調器はアナログ装置、例えばアナログ積分 器の使用を排除し、誤差の累積尺度を次の選択したＦＭ信号遷移の予想時間に記 憶することで改良できる。このような改良において、アナログ的に測定可能な量 を記憶する必要はないが、むしろ有利にもデジタル遅延素子にそった位置によっ てアナログ的に誤差を表わすことができる。つまり、パルスの電圧またはパルス の電圧が累積誤差を記憶するのではなく、デジタル遅延線内部のパルスの位置で 記憶する。 図１０および図１１についての以下の図示と説明では図９の図面に示した動作 理論に基づいて更に実施の詳細を提供する。 図１０は図９で一般的に図示した回路の実施のための論理回路図である。図１ ０において、ラッチ５７０は図９のラッチ４７０に対応する。２：１マルチプレ クサ５５０はスイッチ４５０に対応する。可変の長い遅延素子５０２は図９の長 い遅延ブロック４１２に対応し、可変の遅延素子５０４は図９の短い遅延ブロッ ク４１４に対応する。遅延調節制御５０２ａ、５０４ａは本明細書で既に述べた 中心周波数制御および周波数偏移制御に相当する。図１０の実施例は更にパルス 発生器５５６を含む。パルス発生器５５６は、循環パルス５５４が無くなるまで ゆっくり縮小するか遅延ウィンドウ全体を埋めるまでゆっくり拡大するかのいず れかになるのを禁止する。注意すべきこととしては、図１０の図面では初期パル ス５５４の循環を開始させるために回路をクリアし既知の状態にするために必要 な初期化素子が含まれていないことである。したがって、図１０の図面は初期化 後の復調器の動作を示すことを意図したものである。 パルス発生器５５６はトリガとしてマルチプレクサ出力５５０ｄから提供され るパルス５５４の立ち上がり端を受信する。パルス発生器５５６は一連の遅延イ ンバータ５５６ａ、５５６ｂ、５５６ｃを含む。トリガはＡＮＤゲート５５６ｄ の第一入力に直接、またＡＮＤゲート５５６ｄの第二入力へ一連の遅延インバー タ５５６ａ〜５５６ｃを介して間接的に印加する。つまり、一連の遅延インバー タ５５６ａ〜５５６ｃで提供される遅延に対応する幅のパルス５５４がマルチプ レクサ５５０からのパルス５５４の立ち上がり端の提示(presentation)に応じて パルス発生器出力５５８に表われる。このようにすると、パルス発生器５５６は 復調器動作の各周期で安定した幅のパルス５５４を再生成する。パルス発生器出 力５５８はマルチプレクサＯＲゲート５５０ｃの一方の入力へ印加される。これ によりマルチプレクサ５５０ｄの出力はパルス５５４の生成の持続時間に渡り論 理値１の状態に置かれる。パルス５５４の持続時間は長い遅延５０２と短い遅延 ５０４との差より大きく、またラッチ５７０とゲート５５０ａまたは５５０ｂを 通る全遅延量より大きくなるように選択する。このようにパルスの持続時間を選 択することにより、長い遅延５０２に保持された残りのパルス４５４とラッチ５ ７０の状態変化により発生するスイッチング遷移が状態０へマルチプレクサ出力 ５５０ｄへ遷移する前に収束し、パルス発生器５５６を不正確にトリガする可能 性の排除を保証できる。 パルス発生器出力５５８、即ちパルス５５４は遅延素子５０２、５０４の入力 へ平行に印加される。遅延素子５０２、５０４の対応する出力５０６、５０８は マルチプレクサ５５０の第１と第二入力に印加される。更に詳しくは、マルチプ レクサ５５０はＡＮＤゲート５５０ａ、５５０ｂを含み、遅延出力５０６がＡＮ Ｄゲート５５０ａの第一入力へ印加され、遅延出力５０８がＡＮＤゲート５５０ ｂの第一入力へ印加される。ＡＮＤゲート５５０ａ、５５０ｂの出力はＯＲゲー ト５５０ｃの対応する入力に印加されてマルチプレクサ出力５５０ｄとして循環 パルス５５４を提供する。ＡＮＤゲート５５０ａの第二入力はラッチ５７０のＱ 出力５７０ｃを受信しＡＮＤゲート５５０ｂの第二入力はラッチ５７０の反転Ｑ 出力５７０ｄを受信する。つまり、ラッチ５７０の状態はＡＮＤゲート５５０ａ と５５０のどちらが有効になるかを表わすことになり、したがって遅延出力５０ ６と５０８のどちらがマルチプレクサ５５０を通過するかを表わす。 ラッチ５７０はラッチ５７６のＤ入力５７６ａへＱ出力５７０ｃを提供する。 ラッチ５７６のクロック入力５７６ｂはマルチプレクサ出力５５０ｄを受信する 。つまり、ラッチ５７６と５７０の両方が同期して刻時される。ラッチ５７６は ＦＭ信号４１１の次の予想遷移について早いか遅いかの候補のシーケンスを表わ すデータ５７８としての復調器出力をＱ出力に提供する。マルチプレクサ５５０ の出力５５０ｄ、即ち循環パルス５５４を伝送する出力は復調器クロック出力５ ５３として提示される。 図１０の実施例はラッチ５７６を用いることによりラッチ５７０の準安定の問 題に対処している。Ｄ入力５７０ａが不安定なときに、即ちＦＭ信号４１１の遷 移中に、クロック、即ちマルチプレクサ５５０が、供給するパルス５５４がラッ チ５７０のクロック入力５７０ｂに到着すると、ラッチ５７０の準安定状態が発 生する可能性がある。つまり、ＦＭ信号４１１はクロック入力５７０ｂにパルス ５５４の立ち上がり端が到着する時点で遷移している場合、ラッチ５７０が発振 し始める可能性がある。ＦＭ信号４１１の遷移がパルス４５４の到着に極めて接 近している、即ち基本的に信号４１１での遷移について到着の際後の予測で０の 大きさの誤差を表しているので、マルチプレクサ５５０の次の状態候補は任意で ある。クロック入力５７０ｂでパルス５５４の提示から始まるラッチ５７０の準 安定状態が存在する場合、このような準安定状態はパルス５５４がＡＮＤゲート ５５０ｂに到着する前に発振を停止させるように短い遅延素子５０４が提供する 遅延周期を少くとも有することになる。したがって、ラッチ５７０の発振が素子 ５０４の短い遅延間隔の間に停止している間は、パルス５５４が遅延ブロック５ ０２または５０４の一方から出たときにマルチプレクサ５５０の入力選択が安定 することになる。 非常に小さな確率で、準安定状態が無限に続くとしてもラッチ５７０のクロッ ク入力５７０ｂへの次のパルス５５４の提示の前に発振が停止する可能性のほう が非常に大きい。ラッチ５７０の出力はこの時点まで安定しているはずなので、 ラッチ５７６は、パルス５５４がクロック入力５７６ｂに到着するときにはＤ入 力５７６ａが必ず安定状態にあるはずであることから、準安定状態に入ることは ない。つまり、ラッチ５７０の準安定周期が遅延素子５０４の提供する遅延より 小さいかぎり、データ５７８は許容データ誤差の何らかのタイミング境界内部に 充分に収まるはずであり、また復調器の全体としての性能に影響しないはずであ る。 つまり、クロック５５３、即ちマルチプレクサ５５０により提示されたパルス ５５４の１回の使用でラッチ５７０の準安定発振が復調器出力にデータ５７８と して渡されるのを回避する。更なるラッチ５７６はデータ５７８の提示に更なる 遅延を導入するが、データ出力５７８での不安定を回避する。 図１０の復調器の動作において、パルス発生器５５６はマルチプレクサ５５０ の出力５５０ｄの立ち上がり端、即ちパルス５５４の立ち上がり端で起動する。 これによってインバータ５５６ａ〜５５６ｃを通る遅延に対応する幅のプラスに 向うパルスを生成する。パルス発生器５５６が提供するパルスの実際の幅は、短 い遅延素子５０４が提供する遅延量より短く前述した限界より大きい限り問題に ならない。パルス発生器５５６が提供するパルス５５４のタイミングの重要な形 態はこれの立ち上がり端で、これの幅ではない。パルス発生器５５６が提供する パルス５５４の立ち上がり端は最終的にラッチ５７０をトリガする。つまり、ラ ッチ５７０で行われる決定はクロック入力５７０ｂの立ち上がり端で発生する。 この立ち上がり端はまたパルス発生器５５６を再トリガする。ＡＮＤゲート５５ ６ｄを通ってから遅延素子５０２と５０４の一方を通りさらにマルチプレクサ５ ５０の選択したパスを通過して循環する際のこの立ち上がり端の合計遅延量は図 １０の復調器の周波数、即ちマルチプレクサ５５０の状態にしたがって選択した 二つの周波数の一方を決定する特徴である。 図１０の復調器回路の出力データ５７８とクロック５５３は本明細書で既に説 明したようにＦＭ信号４１１の現在の周波数の表現として印加される、即ちデシ メータ回路に印加されて、出力データ５７８のある状態値と出力データ５７８に 提示された値の総数の比を計算することができる。この比率は長い遅延素子５０ ２に関連した低い周波数と短い遅延素子５０４に関連した高い周波数で始まる周 波数範囲内のＦＭ信号４１１周波数を表している。つまり、任意の間隔に渡って 、クロック信号５５３の関数としてサンプリングし出力データ５７８から取り出 した値のシーケンスが、その間隔に渡ってＦＭ信号４１１の周波数を設定する。 ＦＭ信号４１１は周波数が変化するので、クロック５５３に従うデータ出力５７ ８の後続のサンプリング間隔がＦＭ信号４１１の周波数に追従する。 図１１は図９および図１０の実施に対応する本発明の拡張実施の論理回路図で ある。図１１の実施例は図１０の回路を二つの側面で進歩させたものである。 第１に、選択した長い遅延パスと短い遅延パスを含むループ内を移動する循環 パルスを用いる代わりに、図１１の回路では選択した長い遅延パスと短い遅延パ スを有するループ内部を移動する信号のエッジ遷移を参照する。更に、図１１の 回路はＦＭ信号４１１のプラスに向う遷移とマイナスに向う遷移の両方を用いて いる。図１１の回路は二つの復調回路７０１、７０３を含み、それぞれ図１０の 回路に相当する。回路７０１はプラスに向うＦＭ信号４１１の遷移を参照して復 調を行い、回路７０３はマイナスに向うＦＭ信号４１１の遷移を参照して復調を 行う。ＦＭ信号４１１はプラスに向う遷移の回路７０１へ直接、またマイナスに 向う遷移の回路７０３へインバータ７２０を介して間接的に印加される。このよ うにすると、両方の復調回路７０、１７０３が実際にはプラスに向う遷移を参照 することになり全く同一に構成することができる。 第２に、図１０の復調器に対して、図１１の復調器はＦＭ信号４１１の復調開 始時に動作を適切な状態に設定するための初期化回路を含んでいる。 プラスに向う遷移の復調回路７０１は図１０のマルチプレクサ５５０と同様の 構成のゲート７５０ａ、７５０ｂ、７５０ｃを含むスイッチ７５０を含む。復調 回路７０１はさらに図１０のラッチ５７０、５７６に相当するラッチ７７０、７ ７６も含む。同様に、復調回路７０３は図１０のマルチプレクサ５５０に対応す るゲート７６０ａ、７６０ｂ、７６０ｃを含むスイッチ７６０と、図１０のラッ チ５７０、５７６に相当する一対のラッチ７８０、７８６を含む。回路７０１、 ７０３はＲＳフリップ・フロップ７５１がスイッチ７５０と７６０を交互に有効 にすると交互に動作する。 各ＲＳフリップ・フロップ７５１は第一入力にスイッチ７５０、７６０の出力 の対応する一方を受信する一対のＮＯＲゲート７５６、７６６を含む。各ＮＯＲ ゲート７５６、７６６の第二入力は初期化信号７１４を受信し、初期化信号７１ ４はＮＯＲゲート７５６へ直接印加され、またＮＯＲゲート７６６へは一対のイ ンバータ７１６ａ、７１６ｂを介して間接的に印加される。ＮＯＲゲート７５６ の出力はＮＯＲゲート７６６への第三入力へ印加され、ＮＯＲゲート７６６の出 力はＮＯＲゲート７５６の第三入力へ印加される。 スイッチ７５０、７６０のＡＮＤゲートはスイッチ７５０と７６０を交互に有 効にするためのメカニズムとしてＮＯＲゲート７５６、７６６の対応する一方が 駆動する更なる入力を含む。従って、ＮＯＲゲート７５６の出力はＡＮＤゲート ７５０ａ、７５０ｂの第三入力へ印加され、ＮＯＲゲート７６６の出力はＡＮＤ ゲート７６０ａ、７６０ｂの第三入力へ印加される。ＮＯＲゲート７５６、７６ ６は動作中には必ず対向する出力となるので、復調回路７０１、７０３の一方だ けが任意の時間に有効になっている。 ＮＯＲゲート７５６の出力は遅延ネットワーク７０５へも印加され、後述する ように、遅延ネットワーク７０５へプラスのエッジ遷移を提示することにより回 路動作を開始する。遅延ネットワーク７０５は主遅延素子７００から構成されて おり出力を平行して長い遅延素子７０２と短い遅延素子７０４へ提供する。遅延 ネットワーク７０５の出力７０６、７０８はスイッチ７５０へ直接印加され、イ ンバータ７１０、７１２を介してスイッチ７６０へ間接的に印加される。このよ うにすると、遅延ネットワーク７０５から発生するプラスのエッジ遷移は直接復 調回路７０１に提示され、遅延ネットワーク７０５から発生するマイナスのエッ ジ遷移はインバータ７１０、７１２でプラスのエッジ遷移に変換されて復調回路 ７０３へ提示される。 遅延素子７００はプラスの遷移遅延制御７００ａとマイナスの遷移遅延制御７ ００ｂを含む。遅延素子７００は一連のゲート素子として実現できる。プラスの 遷移についてゲートを通る遅延はマイナスの遷移についてゲートを通る遅延と必 ずしも等しくない。しかし、任意のゲートを通るこのような遅延は個別に制御可 能である。従って、遅延制御７００ａ、７００ｂを用いることで、主遅延素子７ ００が提供する遅延量はプラスの遷移の遅延とマイナスの遷移の遅延について幾 らか独立して調節できる。現実的なこととして。必要なことは、制御７００ａが 立ち上り遷移に対して大影響を有することと制御７００ｂが立ち下り遷移に対し て大影響を有することである。 主遅延要素７００の遅延制御７００ａ、７００ｂは自動中心周波数制御メカニ ズムとして提供される。本明細書において既に説明したように、復調回路で提供 されるデータを観察することにより、即ちデータＰ出力７７８とデータＮ出力７ ８８を観察することにより、これらの値についての長期的平均を設定することが でき、、制御７００ａ、７００ｂについて負帰還を用いることで０にすることが できる。例えば相当の周期に渡ってデータ出力に値１が値０より多く見付かる場 合、遅延素子７００は更に多くの値０に有利なように変更される（短くなる）。 つまり、主遅延制御７００ａ、７００ｂは動的に動作してプラスに向う遷移遅延 量とマイナスに向う遷移遅延量を各々制御することができる。遅延要素７０２、 ７０４の遅延制御７０２ａ、７０４ａが、各々動作して、復調回路の利得を設定 する。言い替えれば、ＦＭ信号４１１で許容される周波数回帰の周波数偏移また は範囲を制御する。これらの制御は既に説明したのと同様の方法で設定され、デ シメータの回路出力は長い時間間隔に渡ってある程度の回帰範囲、例えばフルス ケールの３／４にされる。出力信号の範囲が３／４スケールより小さい場合には 制御７０２ａ、７０４ａを調節して遅延量が互いに近くなるように移動して７０ ２と７０４との遅延量の差が小さくなるようにし、これによりＦＭ信号４１１で の類似の偏移に対して回路出力で１の値と０の値の範囲が広くなるようにする。 同様に、周波数範囲の回帰が３／４スケールを越え始める場合、例えば相当の時 間に渡って全てが１または全てが０となり、ＦＭ信号が素子７０２、７０４に提 供された遅延の間の差で分担している周波数範囲外にあることを表わしている場 合、制御７０２ａ、７０４ａを増加する。これによりＦＭ信号復調器の利得が下 がり遅延素子７０２、７０４で設定された復調器の周波数範囲内に信号を移動す る。 制御(controls)７００ａ、７００ｂで提供される中心周波数関数は同時進行処 理として動的に動作できる。独立した処理として制御７０２ａ、７０４ａは動的 に動作できる、または初期調整相間に設定し回路動作中に位置を固定できる。 遅延素子７００の出力は長い遅延素子７０２と短い遅延素子７０４の入力に印 加される。遅延素子７０２と７０４はそれぞれ対応する遅延制御７０２ａ、７０ ４ａを含む。遅延素子７０２、７０４の場合、プラスの遷移とマイナスの遷移は ほぼ等しく遅延される。従って、一つの遅延制御だけを遅延素子７０２、７０４ の各々について図示してある。 パルス発生器は必要とされないが、これは回路を通って周回するプラスとマイ ナスの遷移に応じて回路がトリガするためである。つまり、ＦＭ信号４１１が交 互にプラスに向う遷移とマイナスに向う遷移を示すと、全てのプラスに向う遷移 では復調器回路７０１が動作して遅延ネットワーク７０５から発生するプラスに 向う遷移についてスイッチ７５０で短いまたは長い遅延を選択する。マイナスに 向う遷移の各々についても遅延ネットワーク７０５から発生するマイナスの遷移 で復調器回路７０３のスイッチ７６０で同じことが起る。ＲＳフリップ・フロッ プ７５１はプラスの遷移モードとマイナスの遷移モードの間でトグル動作する。 ＲＳフリップ・フロップ７５１は復調回路７０１、７０３のどちらが有効でスイ ッチ７５０、７６０を駆動するかを反映している。 ＦＭ信号４１１で、プラスに向う遷移とマイナスに向う遷移の両方を復調する ことで、信号対雑音出力比が改善される。信号４１１のプラスに向う遷移の雑音 または復調器７０１で発生する雑音がマイナスに向う遷移の雑音または復調器７ ０３で発生した雑音と相関しない場合、復調器７０１と７０３の各出力の雑音は 独立している。現実的な実施において、遅延ネットワーク７０５での遅延の不一 致は復調された信号に対する雑音発生源を表わしている。従ってサイクル間での 遅延間隔の一致が重要な設計基準となる。データＰ出力７７８とデータＮ出力７ ８８は信号に対して相関するが雑音に対しては必ずしも相関しない。この特徴は データＰ出力３７８とデータＮ出力７８８の加算を実行することにより３デシベ ルのＳ／Ｎ比が得られる特徴を有する。回路７０１、７０３は半独立の復調器だ が、ＦＭ信号４１１が二つの隣接したマイナスに向う遷移の間にプラスに向う遷 移また二つの隣接したプラスに向う遷移の間にマイナスに向う遷移とを必ず有す る．でリンクされている。つまり、復調回路７０１、７０３は一方が動作してか ら他方に動作をトグルする点で完全に独立してはいない。回路動作はクロックＰ 信号７５４とクロックＮ信号７６４の発行を交互に行いながらコンスタントに前 後にトグルする。加算和関数をデータＰ出力７７８とデータＮ出力７８８に印加 することにより、補正信号を加算した結果として４倍の信号出力が得られるが、 未補正雑音の加算により２倍大きな雑音出力となる。つまり、ＦＭ信号４１１で 対向する方向に向う遷移を復調する第二復調回路を実現する小数のゲートを追加 使用することで３デシベルの雑音の相対的な低下が得られる。 復調器回路７０１、７０３の出力に加算和関数を実行するには、データＰ出力 ７７８の値１の総数をデータＮ出力７８８の値１の総数に加算する。クロックＰ ７５４のクロック遷移の総数はクロックＮ７６４の遷移の総数に加算する。クロ ック７５４、７６４でのクロック遷移の総数に対する出力７７８、７８８の値１ の総数の比が遅延素子７０４に関連した低い周波数と遅延素子７０４に関連した 高い周波数で表わされる範囲内の周波数を決定する基盤を提供する。理解される ように、出力７７８、７８８の値１の総数の加算とクロック７５４、７５６の遷 移の総数の加算は図１１の復調器と前述したようなデシメータ回路間の中間回路 で実行する、即ち提示された値の総数に対して計算した値１の比に基づいて任意 の周波数範囲内の周波数の指標を提供する。 図１１の復調器の初期化は初期化入力７１４を高値にすることで開始する。こ れによってゲート７５６、７６６の両方が低出力条件になる。一般に、これで復 調回路全体が安定状態に入る。遅延素子前部は低出力を有し、一般にゲートは低 出力でクロック信号７５４、７５６が低値となる。つまり、任意の時間量だけ最 初に初期化信号７１４を高値に保持しておくことによって、図１１の復調回路は 既知の安定状態に置かれる。Ｄラッチ７７０、７７６、７８０、７８６の初期状 態は重要ではない。 ＦＭ信号４１１の復調は初期化信号７１４を除去したとき、即ち低値に下地点 で始まる。遅延ゲート７１６ａ、７１６ｂはゲート７６６の入力に対して初期化 信号７１４のこの遷移を遅延させる。これによってＲＳフリップ・フロップ７５ １の初期条件が発生し、ゲート７６６の出力は低値のままでゲート７５６の出力 は高値に遷移する。これにより初期化信号７１４が低値に遷移したとき、ゲート ７５６の出力は高値になることが保証される。ゲート７５６の出力はすぐに高値 になるので、遅延ゲート７１６ｂの出力が低値になる前にゲート７６６の入力に 到着する。そのためゲート７６６は状態変化が起こらず出力は後述するように回 路全体で後にリップルが発生するまで低値のままとなる。 既に説明したように、図１１の復調器を動作状態へ駆動するのに重要な遷移は ゲート７５６の出力の高値への遷移である。初期化中には、ゲート７５６、７６ ６の出力が両方とも低値のままとなる。しかしゲート７５６の出力が高値になる とスイッチ７５０が有効になる、即ちＡＮＤゲート７５０ａ、７５０ｂが有効に なるので、復調回路７０１が有効になる。同様に、ゲート７６６の出力が低値に なると、ゲート７６０ａ、７６０ｂが無効になりスイッチ７６０を無効にするの で復調回路７０３が無効になる。 この時点で、復調器は上側の復調器がモニタするＦＭ信号４１１のプラスに向 う遷移で動作を開始できるようになる。信号線７５８の、即ちゲート７５６の出 力で示したように立ち上がり端が主遅延素子７００に入り、主遅延素子７００を 所定の時間間隔で通過する。主遅延素子７００を出る際に、立ち上がり端は長い 遅延素子７０２と短い遅延素子７０４を並列に通過して、スイッチ７５０では後 続の対応する遅延間隔を選択するように出現する。最終的に立ち上がり端はＯＲ ゲート７５０ｃを通過することでクロック７５４として立ち上がり端が提示され る。これがラッチ７７０を刻時するので、ＦＭ信号のプラスに向う遷移がこの立 ち上がり端より前か後かが決定される。 ラッチ７７０への提示と同時に、クロック７５４の立ち上がり端はゲート７５ ６へ入力としても到着する。この条件によりゲート７５６の出力は低値になりゲ ート７６６の出力は高値になる。従って、ＲＳフリップ・フロップ７５１は状態 が変化する。信号線７５８に見られるようなゲート７５６のマイナスの遷移が主 遅延素子７００に入り、遅れてマイナスの遷移として長い遅延素子７０２と短い 遅延素子７０４に並列に入る。ゲート７５０ａ、７５０ｂはここで無効状態にな っているので、信号線７５８が低値になる結果、マイナスに向う遷移は回路７０ １には入らず、インバータ７１０、７１２を経由して回路７０３に入り、プラス に向うエッジとして表われる。この立ち上がり端がスイッチ７６０のゲート７６ ０ａ、７６０ｂに入り、信号線７６８が高値であることからこれらを有効にする 。スイッチ７６０の状態によって、ゲート７６０ａ、７６０ｂの選択した一方が この立ち上がり端をＯＲゲート７６０ｃに渡し、ラッチ７８０へのクロック７６ ４として提示する。これがラッチ７８０を刻時し、本明細書で既に述べたように 、信号４１１ａでプラスに向う遷移として反転して表われるＦＭ信号４１１のマ イナスに向う遷移に対するラッチ７８０でのクロック信号立ち上がり端の相対タ イミングを表わす。 ラッチ７８０の刻時に加えて、クロック７６４が提示する立ち上がり端遷移は ＲＳフリップ・フロップ７５１へも印加される。更に詳しくは、立ち上がり端は ゲート７６６の入力に印加される。これによりゲート７６６の出力が低値になる ので、これによってゲート７５６の出力を高値にする。これで回路が既に説明し たような初期状態へと復帰し、回路は復調回路７０１の動作と復調回路７０３の 動作の間で動作の反復を継続する。つまり循環エッジが図１１の復調器を通過す ることにより、ＲＳフリップ・フロップ７５１を用いて復調回路７０１、７０３ の各スイッチ７５０、７６０に有効条件と無効条件を交互に発生させ、またクロ ック７５４、７６４を交互に生成することでプラスとマイナスの遷移について交 互にラッチ７７０、７８０にＦＭ信号４１１をサンプリングさせる。 復調回路は負帰還による自己補正を行い所定のＦＭ信号４１１遷移付近で循環 エッジを必ず遷移させるため、初期化信号７１４を何時でも任意に除去すること ができる。しかし、注目するＦＭ信号４１１の遷移に対して初期化信号７１４の 除去を同期させれば、回路をさらに高速に復調状態に移行させることができる。 言い替えれば、次の注目するＦＭ信号４１１遷移の付近で循環エッジ遷移が発生 するときに初期化信号７１４を除去する。このようにすると、復調回路は有意な 出力をさらに迅速に提供できるようになり、従ってＦＭ信号４１１の周波数を取 り出すのに充分な情報をさらに迅速に提示し始めることができる。 既に説明し図示した特定の実施例に本発明が制限されないことと、添付の請求 の範囲およびその等価物に見られる本発明の範囲から逸脱することなく本発明に 各種変更を成し得ることは理解されよう。 例えば本発明のΣ−ΔデジタルＦＭ復調器はΣ−Δアナログ−デジタル・デー タコンバータに対してある程度の類似性を備えている。Σ−Δアナログ−デジタ ル・データコンバータに対して多くの拡張が行われており、本発明のΣ−Δデジ タル復調器にこのような拡張を適用することができる。このような拡張には、２ 極以上を有する、即ち多極の積分回路または積分回路群を非０周波数に極を有す る帯域フィルタとの組み合せで有する積分回路が含まれる。このような多極の組 み合せはデータ周波数から量子化雑音を追放することができ、これにより信号処 理の拡張を提供できる。本開示の利益を有しΣ−Δアナログ−デジタル・コンバ ータについて詳しい当業者には、Σ−Δアナログ−デジタル・コンバータに適用 可能なその他の拡張が、本発明にかかるΣ−ΔデジタルＦＭ復調器の設計変更に も等しく適用可能であることが理解されよう。

Claims (1)

1. 【特許請求の範囲】 １．ＦＭ信号の選択条件をモニタするステップと、 累積誤差値に基づいて、前記選択条件間の複数の予想時間のうちの一つを選択 するステップと、 実際の次の選択条件とこれについて前記選択した予想時間との時間差を検出す るステップと、 前記時間差を前記累積誤差値に組み込むステップと、から成ることを特徴とす るデジタル周波数復調方法。 ２．前記選択条件が前記ＦＭ信号の候補遷移から成ることを特徴とする、請求項 １に記載の方法。 ３．前記候補遷移が隣接する信号遷移候補から成ることを特徴とする、請求項２ に記載の方法。 ４．累積誤差が積分回路装置内に維持されることを特徴とする、請求項１に記載 の方法。 ５．前記累積誤差が遅延素子内部の信号条件の位置として維持されることを特徴 とする、請求項１に記載の方法。 ６．前記遅延素子が一連のデジタル・ゲートから成ることを特徴とする、請求項 ５に記載の方法。 ７．前記信号条件が信号のエッジ遷移から成ることを特徴とする、請求項６に記 載の方法。 ８．前記累積誤差が発振器の位相として維持されることを特徴とする、請求項１ に記載の方法。 ９．前記時間差検出ステップが、選択条件の一方の、これについての対応する予 想時間に対する早い到着または遅い到着の一方を判定するステップから成ること を特徴とする、請求項１に記載の方法。 １０．前記選択条件が前記ＦＭ信号における隣接した同様の遷移から成ることを 特徴とする、請求項１に記載の方法。 １１．前記隣接する同様の遷移が立ち上がり端遷移と立ち下がり端遷移の一方か ら成ることを特徴とする、請求項１０に記載の方法。 １２．印加されるＦＭ信号の周波数指標を提供するＦＭ信号復調器であって、 ２状態入力を有し、前記２状態入力の第一状態には第一周波数でまた前記２状 態の第二状態については第二周波数で出力条件を提供する２周波数発振器と、 復調しようとするＦＭ信号を受信しまた前記発振器出力を受信し、出力が前記 発振器２状態入力へ結合され、前記発振器出力が前記ＦＭ信号の次の信号条件候 補に先行するときには前記入力の前記第一状態を提供し、前記発振器出力が次の 候補信号条件に後続するときには前記入力の前記第二状態を提供する相対タイミ ングブロックと、から成ることを特徴とするＦＭ信号復調器。