SU1444708A1

SU1444708A1 - Устройство дл регулировани скорости электродвигател

Info

Publication number: SU1444708A1
Application number: SU874181980A
Authority: SU
Inventors: Сергей Владиславович Мурашкевич; Анатолий Владимирович Буравцев
Original assignee: Предприятие П/Я В-8589
Priority date: 1987-01-19
Filing date: 1987-01-19
Publication date: 1988-12-15

Abstract

Изобретение относитс к систе- ;мам автоматического регулировани и может быть использовано дл стабилизации скорости вращени электродвигателей посто нного тока. Целью изобретени вл етс повышение быстродействи и точности устройства,. Устройство содержит генератор 1 задающей частоты, счетчики 2.8, регистры 3,4, сумматоры 5, 6, генератор 7 тактовой частоты, компаратор кодов 9, частотно-фазовый компаратор 10, логические элементы ИПИ-НЕ 11,12, ключ 3, электродвигатель 14, импульсный датчик скорости 15 Второй регистр 4 и сумматоры 5 и 6 образуют пропорнио- нальнодифференцирующее звено, позвол ющее получать корректирующий сигнал в цифровой форме, их св зи с компаратором кодов 9 осуществл ют контроль и блокировку работы фазовог о канала при переполнении кода второго сумматора 6, например при резком из- мен ении нагрузки, 1 ил. (О

Description

Изобретение относитс к системам автоматического регулировани и может быть использовано дл стабилизации скорости вращени электродвигателей посто нного тока.

Целью .изобретени вл етс поньше- кие быстродействи и точности устройства .

На чертеже приведена схема стабилизатора скорости электродвигател .

Устройство содержит генератор 1 задающей частоты, первый счетчик 2, первый регистр 3, второй регистр 4,

10

ход 17 компаратора 10 находитс в состо нии с низким потенциалом. Низкие потенциалы на входах второго логического элемента ИЛИ-НЕ 1 2 устанавливают на его выходе высокий потенциал , который переводит ключ 13,во включенное состо ние. При этом электродвигатель 14 оказываетс подключенным к цепи питани .

При разгоне электродвигател 14 импульсный датчик скорости 15 начинает вьфабатывать последовательность импульсов. Разгон электродвигател

первый сумматор 5, второй сумматор 6,15 продолжаетс до момента, пока часто

генератор 7 тактовой частоты, второй счетчик 8, компаратор кодов 9, частотно-фйзовый компаратор 10, элементы ИЛИ-НЕ 11, 12, ключ 13, электродвигатель 14, импульсный датчик скорости 5, первый 16 и второй 17 выходы частотно-фазового компарато- ра 10,

Устройство работает следующим образом .

Частотно-фазовый компаратор 10 имеет три режима работы: фазовый режим , когда fpn foe , при этом выходы 16 и 17 имеют низкое выходное напр жение, и два частотных. Первый частотный режим - когда частота ос Р этом выход 16 принимает высокое выходное напр жение. Второй частотный режим - когда при этом выход 17 принимает высокое выходное напр жение. При подаче питающего напр жени ,первоначально компаратор 10 произвольно устанавливаетс в одно из трех названных состо ний . Во всех случа х с выхода старшего разр да первого счетчика 2 на вход, компаратора 10 начинает поступать частота f , котора формируетс первым счетчиком 2 путем делени на 2 частоты, поступающей с генератора 1 задающей частоты. Опорна частота переводит компаратор 10 в первый частотный режим, поскольку в начальный момент напр жение на электродвигателе 14 отсутствует, двигатель не вращаетс , и с импульсного датчика скорости 15 частота fgg не поступает, т.е. выполн етс неравенство fp ъ fд. При этом на выходе Г6 компаратора 10 устанавливаетс високий потенциал, который устанавливает выход первого логического элемента ИПИ-НЕ 11 в состо ние с низким потенциалом. При fо foe вы0

0

та с импульсного датчика скорости 15 не станет равной опорной, т.е.

f -г on ос

При этом компаратор 10 перейдет в режим фазового сравнени , на его выходах 16 и 17 устанавливаютс низкие потенциалы, и элементы 1I и 12 пропускают на управл ющий вход ключа 13 импульсную последовательность с 5 выхода компаратора кодов 9.

Фазовый канал )работает следующим образом.

С выхода счетчика 2 на входы регистра 3 поступают циклически измен ющиес .коды, В момент прихода так- | тирующего импульса с датчика 15 логические уровни с выходов счетчика 2 записываютс в регистр 3. В реЬист- ре 3 в виде двоичного кода записываетс информаци о текуием значении разности фаз частот f и fgj, . При поступлении очередного импульса с датчика 15 эта-информаци записываетс в регистр 4, а в регистр 3 при этом записываетс значение разности фаз на момент прихода очередного импульса с датчика 15. Сумматор 5 осуществл ет сложение кодов с выходов регистра 3 и с инверсных выходов 5 регистра 4, что эквивалентно вычитанию кодов. Полученный на выходе сумматора 5 разностШ)1й код характеризует изменение разности фаз за врем между поступлени 1-1и двух импульсов с датчика 15 и вл етс производной от разности фаз. Код с выхода сумматора 5 складываетс в сумматоре 6 с кодом регистра 3, Подключение выходов сумматора 5 к входам сумматора fi может осуществл тьс , соответственно, первый разр д к первому разр ду и, т,д,, а также со сдвигом, т.е, первый разр д сумматора 5 ко входу второго разр да сумматора 6 и всех ос5

0

5

тальных соответственно или первого разр да сумматора 5 ко входу третьего разр да сумматора 6 и всех остальных соответственно и т.д. Такое подключение эквивалентно умножению исходного кода сумматора 5, следовательно , величины производной на коэффициенты 2°, 2, 2 и т.д.

Это позвол ет дискретно измен ть соотношение дифференциальной и пропорциональной частей выходного воздействи системы.

Компаратор кодов 9 сравнивает значение кода на выходе сумматора 6с циклически измен ющимс кодом на выходе счетчика 8. На .выходе компаратора кодов 9 получаютс импульсы с частотой циклировани и длительностью , -пропорциональной значению кода на выходе сумматора 6. Дл блокировки работы компаратора кодов 9 при переполнении сумматоров 5 или 6 старший разр д сумматора 5 и выход переноса сумматора 6 подключены к входам старших разр дов компаратора кодов 9. Такое подключение выполн ет функцию контрол переполнени , автоматически блокиру работу компаратора кодов 9 с учетом знака перепол- нени . ,-

Claims

Формула изобретени

Устройство дл регулировани скорости электродвигател , содержащее генератор задающей частоты, выход которого соединен со счетным входом первого счетчика, группа разр дных выходов которого подключена соответственно к группе разр дных информационных входов первого регистра, тактовый вход которого подключен к выходу импульсного датчика спсорости и к первому входу частотно-фазового компаратора, второй вход которого соединен с выходом старшего разр да первого счетчика, первый выход неравенства частотно-фазового компара

5 0 5 0

5

0

5

тора подключен к первому входу первого элемента ИЛИ-НЕ, второй вход которого соединен с выходом компаратора кодов, группа опорных разр дных входов которого соединена соответственно с группой разр дных выходов второго счетчика, подключенного счетным входом к выходу генератора тактовой частоты, выход первого элемента ИЛИ-НЕ соединен с первым входом второго элемента ИПИ-НЕ,второй вход которого подключен к второму выходу неравенства частотно-фазового компаратора, выход второго элемента ИЛИ-НЕ подключен к управл ющему входу ключа, включенного в цепь питани электродвигател , выход которого механически соединен с импульсным датчиком скорости, отдич ю- щ е е с тем, что, с целью повьппе- ни быстродействи и точности устрой .ства, в него введены второй регистр, первый и второй сумматоры, группа разр дных выходов второго сумматора подключена соответственно к группе информационных разр дных входов компаратора кодов, старший разр д опорного входа которого соединен с выходом переноса второго сумматора, перва группа разр дных входов которого подключена соответственна к группе разр дных выходов первого регистра,

.к первой группе разр дных входов первого сумматора и к группе разр дных входов второго регистра, тактовый вход которого соединен с тактовым входом первого регистра, группа инверсных разр дных выходов второго регистра соединена соответственно с второй группой разр дных входов первого сумматора, группа разр дных выходов которого соединена с второй группой разр дных входов второго сумматора, выход старшего разр да первого сумматора соединен со старшим разр дом информационного входа компаратора кодов.