SU798620A1

SU798620A1 - Фазовый различитель

Info

Publication number: SU798620A1
Application number: SU792747596A
Authority: SU
Inventors: Владимир Васильевич Бессонов
Original assignee: Полтавский Инженерно-Строительныйинститут
Priority date: 1979-04-06
Filing date: 1979-04-06
Publication date: 1981-01-23

Description

(54) ФАЗОВЫЙ РАЗЛИЧИТЕЛЬ

Изобретение относитс к фазоизмерительной технике и может быть использовано при создании фа.зометров с расширенным угловым диапгэзоном и систем фазовой автопоасгройки ча стоты с больиюй . полосой схватывани .

Известен фазовый различитель, содержащий фазовые детекторы 1.

Недостатком его вл етс О1раннченньй диапазон однозначности амплнтудно- фазовой характеристики.

Известен также фазовый различитель, содержащий последовательно соединенные схему дифференцировани , логический элемент с инвертором и коммутатор, а также эааоминающее устройство с умножителем На ива, первый вход которого одновременно подключен ко входам схемы дифференцировани , сумматора и к выходу фазо- вого детектора, второй вход подключен кдогнческому элементу с инвертором, а выход через второй вход коммутатора - но входу сумматора, вькод которого через

схему сравнени соединен с третьим входом запоминающего устройства с умножителем на два 2.

Однако известный фазовый различител не позвол ет значительно увеличить полосу схватывани из.-за того, что ам- плитудно-фазова характеристика формируетс из разнопол рных участков амплитудно-фазовой характеристики вход щего в него фазового детектора. А это приводит к тому, что прирост посто нной составл ющей напр жени на .вькоде фазового различител замедлен из-за того, . что, например, положительна полуволна напр жени на выходе фазового различител формируетс как из положительных, так и из отрицательных полуволн напр жени фазового детектора, перва из них (например, положительна полуволна) увеличивает посто нную .составл ющую, а втора (отрицательна ), наоборот, уменьщает посто нную составл ющую.

Claims

Дл эффективного прироста посто нной составл ющей напр жени фазового 37 . различител -необходимо, чтобы положительна полуволна напр жени на его выходе была сформирована только иа полож;ительных полуволн напр жени фазового детектора, а отрицательна полувол на напр жени - только из отрицательны полуволн фазового детектора. Цель изобретени - увеличение полос схватывани при использовании в системах автоподстройки частоты. Указанна цель достигаетс за сче того, что в фазовый различнтель, содержащий фазовый детектор, которьй через блок дифференцировани соединен с логическим элементом с инвертером, первый выход которого соединен с коммутатором а второй выход - с первым входом запо минающего элемента, выходы которого соединены с коммутатором второй вход запоминающего элемента через сумматор и блок сравнени соединен со своим тре тьим входом, введены дополнительные блок дифференцировани , коммутатор и фазовый детектор,вход которого соединен со входом основного фазового детек тора, а выход через дополнительный бло дифференцировани соединен со входом логического элемента с инвертором, выход которого соединен с одним входом дополнитепьного. KOMNjyTaTopa, другие входы которого соединены с выходами фазовых детекторов, а выход соединен со вторым входом запоминающего элеме та. На фиг. 1 представлена функциональ на схема фазового разпичитеп ; на фиг. 2 графики , по сн ющие его работу. Фазовый различитель состоит из фа- .зовых детекторов 1 и 2, двух блоков 3 и 4 дифференцировани , запоминающего элемента 5, сумматора 6, логического элемента 7 с инвертором, двух коммутаторов 8 и 9 и -блока Ю сравнени . Фазовые детекторы -1 и 2, должны иметь однозначные в интервале + X эм- плитудно-фазовые характеристики, сдвинутые на 1C и, в частном случае, линейные . Пусть при включении устройства разность фаз на входе первого фазового де тектора положительна / 0 Ч Tt/ и возрастает (фиг. 2а). При превыщении выходным напр жением фазового детектора 1 заданного уровн логический элемент 7 подключае запоминающий элемент 5 на выход второго коммутатора 9, ко входам которог подключены выходы базовых детек. . 1 и 2. Логический элемент 7 при отсутствии управл ющих импупьсов с выходов блоков дифференцировани 3 и 4, т.е. до начала работы, всегда подключает к сумматору 6 и запоминающему элементу 5 выход фазового детектора 1. При т - происходит скачок выходного напр жени фазового детектора 1 в область отрицательных значений, на выходе блока 3 по вл етс импупьс отрицательной пол рности. Этот импупьс с помощью логического элемента 7 подключает через коммутатор 9 к первому входу сумматора 6 выход фазового детектора 2, а ко второму входу сумматора 6 через коммутатор 8 вьрсод запоминающего элемента 5, напр жение которого равно максимальному значению напр жени при Ч - Ti на выходе фазового детектора 1 (на фиг. 2в это пунктирна лини „ча интервале 1С М 2Л:}. При дальнейшем увеличении разности фаз до Ч 2 выходное напр жение различител фазы на вькоде сумматора 6 измен етс от максимального значени напр жени на вьссоде фазового детектора 1 до удвоенного его значени . При Ц - 21 происходит скачок выходного напр жени фазового детектора 2, на выходе блока 4 по вл етс импульс отрицательной пол рности, который с помощью логического элемента 7 подключает через коммутатор 9 к первому входу сумматора 6 выход фазового детектора 1, а ко второму входу сумматора 6 через коммутатор 8 выход запоминающего элемента 5, напр жение которого равно удвоенному максимальному зна-. чению напр жени первого фазового детектора при If г С . Этот же импульс подключает к выходу блока 3 инвертор, которьш находитс в логическим элементе 7, подготавлива тем самым переключение пол рности напр жени с выхода элемента 5 на выход сумматора 6 через коммутатор 8. Второй отрицательный импульс с блока 3, который формируетс при разности фаз IP - 3 , переключает пол рность напр жени запоминающего элемента 5, которое подаетс на. сумматор 6 через коммутатор 8 (фиг, 2в). , Второй отрицательный импульс с блока 4 (при -4 , фиг. 26) с помощью логического элемента 7 подключает через коммутатсф 9 к первому входу сумматора 6 выход фазового детектора 2, а ко второму входу сумматора б через коммутатор 8 выход запоминающего элемента 5, При Ч - третий отрицательный имаульс с блока 3 с помощью логического элемента 7 подключает через коммутатор 9 к первому входу, сумматора 6 выход |)азового детектора 1, а от второго входа сумматора 6 отключает запоминающий элемент 5. Когда выходное напр жение сумматора 6 будет равно заданном } чЗначению вблнЗи нул (фиг. 2в) .блок 1О сравнени разр жает запоминающий элемент 5. Если же при включении фазового различител разность фаз положительна, но лежит в пределах IC V 2.il и увеличиваетс , то первый отрицательный импульс по витс на вькоде блока 4. Но логический элемент 7 выполнен образом, что никаких переключений в схеме не про и зойдет, а весь цикл начнетс только при разности фаз на входе фазового детектора 1, когда напр жение на его выходе скачком изменит положительное напр жение на отрицательное. Если при включении устройства разность фаз отрицательна и возрастает по абсолютному значению, то на выходах блоков дифференцировани будут импульсы поттожительной пол рности, и все процессы будут следовать в обратном пор дке ., Использование второго фазового детектора , второго блока дифференцировани и второго коммутатора позвол ет сформировать положительную полуволну сигнала фазового различител в пределах разности фаз 3lt только из положительных полуврлн напр жени фазовых детекторов, а отрицательную полуволну - из отрицательнь1х полуволн напр жени фазовых детекторов. Предлагаемый фазовый различитель позвол ет значительно увеличить полосу схва- тывани в системах фазовой автоподстройки частоты. Формулаизобретени Фазовый различитель, содержащий фазовый детектор, который через блок дифференцировани соединен с логическим элементом с инвертором, первый выход (Которого соединен с коммутатором, а выход - с первым входом запомй-нающего элемента, выходы котооого соединены с коммутатором, второй вход запоминающего элемента через сумматор и блок сравнени соединен со своим третьим входом, отличающийс тем, что, с целью увеличени полосы схватьшани при ибЬользовании его в системах автоподстройки частоты, в него введены дополнительные блок дифференцировани , коммутатор и фазовый детектор, вход которого соединен со входом основного фазового детектора,.а выход через дополнительный блок дифференцировани соединен со входом логического элемента с инвертором, выход которого соединен с одним входом.дополнитепьного коммутатора , другие входы которого-соединены с выходами фазовых детекторов, а выход соединен со вторым входом запоминающего элемента. Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР № 391495, кл. Q 01 I 25/О4, 27.09.71.
2. Авторское свидетельство СССР № 531О96, кл. Q 01 R 25/ОО, 18.О2.75 (прототип).

Pflt

Я) О

)

зг

/д

. .

1)

Tff fff

zjr ззг

srr

sir

«jr

6ir f

yf