SU1601736A1 - Цифровой генератор качающейс частоты - Google Patents
Цифровой генератор качающейс частоты Download PDFInfo
- Publication number
- SU1601736A1 SU1601736A1 SU884484911A SU4484911A SU1601736A1 SU 1601736 A1 SU1601736 A1 SU 1601736A1 SU 884484911 A SU884484911 A SU 884484911A SU 4484911 A SU4484911 A SU 4484911A SU 1601736 A1 SU1601736 A1 SU 1601736A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- frequency
- output
- input
- udch
- digital
- Prior art date
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Изобретение относитс к радиотехнике и может быть использовано в измерител х частотных характеристик радиоустройств. Цель изобретени - обеспечение управлени законом изменени выходной частоты. Цифровой генератор содержит задающий генератор 1, счетчик 3, цифровой компаратор 4, управл емые делители частоты /УДЧ/ 5 и 7, реверсивный счетчик /РС/ 6, счетный триггер 8, введены мультиплексор 2, дифференцирующа цепь 9 и инвертор 10. Управление законом изменени частоты обеспечиваетс путем изменени режима работы РС 6 в зависимости от требуемого закона изменени частоты. В случае, когда частота на выходе цифрового генератора линейно возрастает, а затем линейно падает, управление РС 6 осуществл етс от счетного триггера 8 при состо нии "о" (РС 6 вычитает, при "1" РС 6 суммирует). В случае, когда выходна частота возрастает по линейному закону, а после скачкообразно возвращаетс к начальной частоте, управление РС 6 осуществл етс импульсом с выхода УДЧ 7, поступающим на вход предварительной установки РС 6, благодар чему происходит возврат к начальной частоте, а РС 6 посто нно вычитает. В случае, когда выходна частота уменьшаетс по линейному закону, после происходит возврат к максимальной частоте, РС 6 посто нно суммирует, а сигнал с выхода УДЧ 7 производит предварительную установку РС 6. В цифровом генераторе обеспечиваетс регулирование периода девиации, средней частоты и величины девиации соответственно УДЧ 5, РС 6 и УДЧ 7. 1 ил.
Description
DS
о
чЗ
со
Os
Изобретение относитс к радиотехнике и может использоватьс в измерител х частотных характеристик радиоустройств.
Цель изобретени - обеспечение управлени законом изменени выходной частоты .
На чертеже приведена структурна электрическа схема цифрового генератора качающейс частоты.
Цифровой генератор содержит задающий генератор 1, мультиплексор 2, счетчик 3, цифровой компаратор 4, первый управл емый делитель 5 частоты (УДЧ), реверсивный счетчик (PC) 6, второй управл емый делитель 7 частоты (УДЧ), счетный триггер 8, дифференцирующую цепь (ДЦ)9 и инвертор 10,
Цифровой генератор качающейс частоты работает следующим образом.
Информационный сигнал содержит информацию о двоичном коде периода, величине и средней частоте девиации, законе качани выходной частоты, а также сигналы сброса и строб записи этой информации в первый 5 и второй 7 УДЧ, а также в PC 6. Первый УДЧ 5, PC 6 и второй УДЧ 7 и счетчик 3, а также счетный триггер 8 сбрасываютс в исходное состо ние (цепи сброса не показаны). Перед началом работы с помощью информационного сигнала в первый 5 и второй 7 УДЧ заноситс код начальной установки, а на управл ющие входы мультиплексора 2 поступает двухразр дный код управлени .
В зависимости от значени кода управлени мультиплексора 2 цифровой генератор качающейс частоты может работать в трех режимах;
Код управлени 00 - частота на выходе ступеньчато возрастает, а затем ступеньча- то спадает по линейному закону.
Код управлени 10 частота ступеньчато возрастает по линейному закону от мини- мального до максимального значени , после чего происходит ее скачкообразное изменение и возврат к первоначальной частоте .
Код управлени 01 - частота ступеньчато уменьша€;тс по линейному закону от максимапьного до минимального значени , после чего происходит ее скачкообразный возврат к первоначальной частоте.
При значении кода управлени мультиплексора 2, равном 00, его первый вход отключен от первого выхода, а второй вход подключаетс к-второму выходу; при этом выход ДЦ 9 отключен от входа предварительной установки PC б, а выход счетного триггера 8 подключен через мультиплексор 2 к входу управлени направлением счета
0
5
0
5
0
5
0
45
50
55
PC 6. Задающий генератор 1 обеспечивает формирование импульсной последовательности с требуемой частотой, стабильность которой может быть достаточно высокой.
Первый УДЧ 5, который определ ет период девиации, осуществл ет деление частоты входной импульсной последовательности , поступающей с задающего генератора 1, в соответствии с выражением сFO
гвых - -Z.
2 - m
где РВЫХ- частота выходного сигнала первого УДЧ 5;
FO - частота входного сигнала первого УДЧ 5, равна частоте задающего генератора 1;
п - количество разр дов первого УДЧ 5; m - код начальной установки первого УДЧ 5.
Частота выходного сигнала первого УДЧ 5 поступает на тактовый вход счетчика 3 и начинает его заполн ть. В момент равенства состо ний счетчика 3 и РС 6 на выходе цифрового компаратора 4 формируетс выходной импульс, который сбрасывает по входу обнулени счетчик 3 в исходное состо ние и подает один импульс на вход второго УДЧ 7 и на тактовый вход PC 6, и тем самым добавл ет единицу или вычитает в PC 6, в зависимости от состо ни счетного триггера 8 (при нулевом состо нии счетного триггера 8 вычитает, при единичном состо нии добавл ет), выход которого через мультиплексор 2 подключен к входу управлени направлением счета PC 6.
В исходном состо нии счетный триггер 8 находитс в нулевом состо нии, поэтому состо ние PC 6 уменьшаетс , и после поступлени на счетчик 3 количества импульсов на один меньше, чем в предыдущем цикле, в момент равенства состо ний счетчика 3 и PC 6 на выходе цифрового компаратора 4 формируетс второй выходной импульс, который также устанавливает в исходное состо ние счетчик 3, добавл ет единицу во второй УДЧ 7 и вычитает единицу из PC 6. На выходе цифрового генератора качающейс частоты выходна частота ступеньчато возрастает по линейному закону от минимального до максимального значени . Этот процесс повтор етс до переполнени второго УДЧ 7, при этом короткий импульс переполнени с выхода второго УДЧ 7, сформированный ДЦ 9, поступает на вход счетного триггера 8 и устанавливает его в единичное состо ние, PC 6 начинает работать в режиме слежени , а выходна частота устройства спадает по линеб ному закону. Инвертор 10 дает возможность измен ть состо ние PC 6 по заднему фронту выходного импульса цифрового компаратора 4.
Этот процесс продолжаетс до переполнений второго УДЧ 7, при этом импульс переполнени , поступающий через ДЦ 9, устанавливает счетный триггер 8 в исходное состо ние.
Таким образом, на выходе цифрового генератора качающейс частоты выходна частота вначале возрастает по линейному закону от минимального до максимального значени , а затем, наоборот, с дискретностью изменени периода, равной- периоду выходной частоты на выходе первого УДЧ 5. Значение выходной частоты может регулироватьс в широких пределах в зависимости от разр дности PC 6 и значени управл ющего кода, причем при большой разр дности PC 6 можно задать достаточно низкое значение выходной частоты. Первый УДЧ 5 определ ет период девиации, а PC 6 и второй УДЧ 7 определ ют среднюю частоту и величину девиации соответственно.
При значении управл ющего кода мультиплексора 2, равном 10, его первый вход Г1одключаетс к первому выходу, а третий вход к второму выходу, при этом выход второго УДЧ 7 через ДЦ 9 подключаетс к входу предварительной установки PC б, а выход счетного триггера 8 отключаетс от выхода управлени направлением счета PC 6, на который в этом случае поступает сигнал логического О.
PC 6 работает на вычитание и выходна частота устройства будет линейно возрастать от минимального до максимального значени до момента переполнени второго УДЧ 7. Импульс переполнени , сформированный ДЦ 9, восстанавливает первоначальный код, занесенный в PC 6, и вы;;:одна частота скачкообразно возвращаетс к начальному значению. В остальном работа в этом режиме не отличаетс от предыдущей. При значении кода управлени мультиплексора 2, равном 01, его первый вход подключен к первому выходу, как во втором режиме, а четвертый вход подключаетс к второму выходу, при этом выход второго УДЧ 7 через ДЦ 9 подключаетс к входу предварительной установки PC 6. а на вход управлени направлением счета PC 6 поступает сигнал логической 1,
PC 6 работает на сложение и выходна частота спадает от максимального значени до минимального по линейному закону до
20
25
момента переполнени второго УДЧ 7. Импульс переполнений второго УДЧ 7 восстанавливает первоначальный код в PC 6 и выходна частота скачкообразно возвраща5 етс к исходному значению.
Предлагаемый генератор качающейс частоты обладает расширенными функциональными возможност ми в области изменени закона качани выходной частоты,
10 что позвол ет получить линейную зависимость изменени частоты и несколько режимов качани выходной частоты цифрового генератора качающейс частоты.
Claims (1)
15 Формула из обретени
Цифровой генератор качающейс частоты , содержащий последовательно соединенные задающий генератор и первый управл емый делитель частоты, последовательно соединенные счетчик, цифровой компаратор и второй управл емый делитель частоты, а также реверсивный счетчик, выход которого соединен с другим входом цифрового компаратора, и счетный триггер, а выход цифрового компаратора соединен с входом обнулени счетчика, о т л и ч а ю- щ и и с тем, что, с целью обеспечени управлени законом изменени выходной частоты, введены инвертор, дифференцирующа цепь и мультиплексор, первый и второй выходы которого соединены соответственно с входом предварительной установки и входом управлени направление; л счета реверсивного счетчика, тактовый вход которого соединен с выходом инвертора, вход которого соединен с выходом цифрового компаратора, выход второго управл емого делител частоты соединен с входом 0 дифференцирующей цепи, выход которой соединен с входом счетного триггера и первым входом мультиплексора, выход счетного триггера соединен с вторым входом мультиплексора, выход первого управл емого делител частоты соединен с тактовым входом счетчика, при этом третий и четвертый входы мультиплексора вл ютс входами соответственно сигналов логического нул и логической единицы цифрового генератора качающейс частоты, а адресный вход мультиплексора соединен с информационными входами первого и второго управл емых делителей частоты и информационным входом реверсивного счетчика и вл етс информационным входом цифрового генератора качающейс частоты.
0
5
5
0
5
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884484911A SU1601736A1 (ru) | 1988-09-20 | 1988-09-20 | Цифровой генератор качающейс частоты |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884484911A SU1601736A1 (ru) | 1988-09-20 | 1988-09-20 | Цифровой генератор качающейс частоты |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1601736A1 true SU1601736A1 (ru) | 1990-10-23 |
Family
ID=21400246
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU884484911A SU1601736A1 (ru) | 1988-09-20 | 1988-09-20 | Цифровой генератор качающейс частоты |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1601736A1 (ru) |
-
1988
- 1988-09-20 SU SU884484911A patent/SU1601736A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 1385232, кл. Н 03 В 23/00. 18.10.85. Авторское свидетельство СССР 1427552, кл. Н 03 В 19/00, 08.04 87 * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4754163A (en) | Pulse generator with adjustable pulse frequency, pulse width and pulse delay | |
SU1601736A1 (ru) | Цифровой генератор качающейс частоты | |
JPS6485424A (en) | Phase/frequency comparing circuit | |
SU1127097A1 (ru) | Делитель частоты с переменным коэффициентом делени | |
US4001726A (en) | High accuracy sweep oscillator system | |
SU1501264A1 (ru) | Делитель частоты с переменным коэффициентом делени | |
SU1552343A1 (ru) | Цифровой синтезатор частот | |
SU1046942A1 (ru) | Устройство синтеза частот | |
JPS54124611A (en) | Communication unit | |
SU798620A1 (ru) | Фазовый различитель | |
SU938206A1 (ru) | Устройство дл измерени параметров радиоимпульсов | |
SU1385261A1 (ru) | Фазовращатель | |
JPS5720169A (en) | Digital pulse phase shifter | |
SU482898A1 (ru) | Делитель частоты с переменным коэффициентом делени | |
SU785979A1 (ru) | Селектор импульсов по периоду следовани | |
SU1241468A2 (ru) | Делитель частоты следовани импульсов с регулируемой длительностью импульсов | |
SU1635259A1 (ru) | Преобразователь кода во временной интервал | |
SU1658177A1 (ru) | Генератор качающейс частоты | |
SU1429135A1 (ru) | Устройство дл формировани синусоидальных сигналов | |
SU1335893A1 (ru) | Коммутационный преобразователь фаза-код | |
SU552666A1 (ru) | Частотно-фазовый детектор | |
SU1525880A1 (ru) | Устройство формировани сигналов | |
SU788055A1 (ru) | Устройство измерени характеристик логических элементов | |
SU1614095A2 (ru) | Генератор сигналов инфранизких частот | |
SU1109912A2 (ru) | Цифровой синтезатор частоты |