SU1106022A1 - Логический узел - Google Patents

Логический узел Download PDF

Info

Publication number
SU1106022A1
SU1106022A1 SU833588714A SU3588714A SU1106022A1 SU 1106022 A1 SU1106022 A1 SU 1106022A1 SU 833588714 A SU833588714 A SU 833588714A SU 3588714 A SU3588714 A SU 3588714A SU 1106022 A1 SU1106022 A1 SU 1106022A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
elements
differentiating
inputs
Prior art date
Application number
SU833588714A
Other languages
English (en)
Inventor
Валерий Петрович Мочалов
Николай Павлович Микула
Владимир Петрович Яковлев
Original Assignee
Ставропольское высшее военное инженерное училище связи им.60-летия Великого Октября
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ставропольское высшее военное инженерное училище связи им.60-летия Великого Октября filed Critical Ставропольское высшее военное инженерное училище связи им.60-летия Великого Октября
Priority to SU833588714A priority Critical patent/SU1106022A1/ru
Application granted granted Critical
Publication of SU1106022A1 publication Critical patent/SU1106022A1/ru

Links

Landscapes

  • Pulse Circuits (AREA)

Abstract

ЛОГИЧЕСКИЙ УЗЕЛ, содержащий .рдновибратор, элемент ИЛИ и элемент И, первые входы элемента И и элемента ИЛИ соединены с первым вхолгЬм логического узла, второй вход которого соединен с вторыми входами элементов И и ИЛИ, выход элемента ИЛИ соединен с входом запуска одновибратора, выход которого соединен с выходом логического узла, отличающий- с   тем, что, с целью повьшени  достоверности функционировани , в него введены первый и второй дифференцирующие элементы, триггер, элемент задержки и элемент НЕ, выход элемента И соединен с входом первого дифференцирукидего элемента, выход которого соединен с входом установки триггера, пр мой выход и вход сброса которого соединены соответственно с входом элемента задержки и выходом второго дифференцируннцего элемента, вход которого соединен с выходом элемента НЕ , вход которого соединен с выходом элемента ИЛИ, а выход элемента засл держки соединён с входом разрешени  одновибратора.

Description

ф о to
(puf.f 1 Изобретение относитс  к вычислите ной технике и может быть применено в импульсных и логических устройства различного назначени . Известен сумматор по модулю два, выполн ющий логическую операцию неравнозначности , содержащий элементы И-НЕ, И и ИЛИ, причем первый и второ входы элементов И-НЕ, ИЛИ подключены соответственно к первому и второму информационному входу сумматора по м дулю два, выходы элементов И-НЕ, ИЛИ - к первому и второму входу элемента И (1 7Недостатком этого сумматора по мо дулю два  вл етс  сравнительно низка  достоверность функционировани . Наиболее близким к предлагаемому  вл етс  логический узел, содержащий одновибратор, дополнительный одновиб ратор, элемент ИЛИ, и элемент И, пер вый вход которого соединен с первым входом элемента ИЛИ, вход запуска и вход разрешени  дополнительного одновибратора соединены соответственно с выходом элемента ИЛИ и выходом одновибратора, вход которого сое динен с выходом элемента И, второй вход которого соединен с вторым входом элемента ИЛИ 2. Недостатком этого устройства  вл  етс  низка  достоверность фун1 ионировани  при изменени х длительности взаимного временного положени  и час тоты импульсов, что приводит к по влению ложных выходных сигналов. Цель изобретени  - повьшение достоверности функционировани . Поставленна  цель достигаетс  тем что в логический узел, содержащий одновибратор, элемент ИЛИ и элемент И, первые входы элемента И и элемента ИЛИ соединены с первым входом логического узла, второй вход которо го соединен с вторыми входами элементов И и ИЛИ, выход элемента ИЛИ соединен с входом запуска одновибратора , выход которого соединен с выходом логического узла, введены первый и второй дифференцирующие элементы , триггер, элемент задержки и элемент НЕ, выход элемента И соединен с входом первого дифференцирую щего элемента, выход которого соединен с входом установки триггера, пр мой выход и вход сброса которого соединены соответственно с входом элемента задержки и выходом второго дифференцирующего элемента, вход 22 которого соединен с выходом элемента НЕ, вход которого соединен с выходом элемента ИЛИ, а выход элемента задержки соединен с входом разрешени  одновибратора. На фиг.1 показана структурна  схема логического узла; на фиг.2 временные диаграммы, по сн ющие его функционирование. Логический узел содержит элемент ИЛИ 1, элемент НЕ 2, элемент И 3, первый дифференцирун дий .элемент А и второй дифференцирующий элемент 5, триггер 6, элемент 7 задержки и одновибратор 8. Первые входы элемента И 3 и элемента ИЛИ 1 соединены с первым входом 9 логического узла, второй вход 10 которого соединен с вторыми входами элементов И 3 и ИЛИ 1, выход элемента ИЛИ 1 соединен с входом запуска одновибратора 8, выход которого соединен с выходом 11 логического узла, выход элемента И 3 соединен с входом первого дифференцирукйдего элемента А, вькод которого соединен с входом первого дифференцирующего элемента 4, выход которого соединен с входом установки триггера 6, пр мой выход и вход сброса которого соединены соответственно с входом элемента 7 задержки и выходом второго дифференцирующего элемента 5, вход которого соединен с выходом элемента НЕ 2, вход которого соединен с выходом- элемента ИЛИ 1, а выход элемента 7 задержки соединен с входом разрешени  одновибратора 8. Логический узел работает следующим образом. Длительность сигнала, поступающего с выхода элемента ИЛИ 1, равна суммарной длительности входных им- .. пульсньос сигналов. Сигнал, поступающий с выхода элемента И 3, имеет длительность совпадающих частей входных сигналов. После дифференцировани  сигнала элементов 5 укороченные импульсы поступают на вход установки триггера 6 в нулевое состо ние, а после дифференцировани  сигнала элемента 4 укороченные импульсы подаютс  на вход установки триггера 6 в единичное состо ние. На выходе дифференцирующих элементов формируютс  положительные и отрицательные электрические импульсы при среднем нулевом значении. В соответствии с характеристиками логических сигналов положительные электрические импульсы  вл ютс  единичными сигналами в то врем  как отрицательные импульсы представл ют собой нулевой логический сигнал. Задний фронт сигнала с выхода триггера 6 совпадает с задним фронтом сигнала дизъюнкции, который поступает на вход запуска одновибратлра 8 и запускает его. Сигнал на выходе одновибратора по вл етс  только в случае получени  разрешени  отсутствием сигнала, полученного задержкой сигнала. ВреГ
.
П I м  задержки сигнала должно быть меньше минимального времени между задним и передним фронтами входных сигналов.
Предлагаемое устройство выполн Iет логическую операцию неравнозначности двух идентичных (но перекрывающихс ) по временному положению входных импульсных сигналов с произвольным временным положением, что повышает достоверность функционировани  .
1 I
J-I
(put. I

Claims (1)

  1. ЛОГИЧЕСКИЙ УЗЕЛ, содержащий .одновибратор, элемент ИЛИ и элемент И, первые входы элемента И и элемента ИЛИ соединены с первым входом логического узла, второй вход которого соединен с вторыми входами элементов И и ИЛИ, выход элемента ИЛИ соединен с входом запуска одновибратора, вы ход которого соединен с выходом логического узла, отличающийс я тем, что, с целью повышения достоверности функционирования, в него введены первый и второй дифференцирую щие элементы, триггер, элемент задерж ки и элемент НЕ, выход элемента И соединен с входом первого дифференцирующего элемента, выход которого соединен с входом установки триггера, прямой выход и вход сброса которого соединены соответственно с входом элемента задержки и выходом второго дифференцирующего элемента, вход которого соединен с выходом элемента НЕ , вход которого соединен с выходом элемента ИЛИ, а выход элемента задержки соединён с входом разрешения одновибратора.
SU833588714A 1983-05-04 1983-05-04 Логический узел SU1106022A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU833588714A SU1106022A1 (ru) 1983-05-04 1983-05-04 Логический узел

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU833588714A SU1106022A1 (ru) 1983-05-04 1983-05-04 Логический узел

Publications (1)

Publication Number Publication Date
SU1106022A1 true SU1106022A1 (ru) 1984-07-30

Family

ID=21062496

Family Applications (1)

Application Number Title Priority Date Filing Date
SU833588714A SU1106022A1 (ru) 1983-05-04 1983-05-04 Логический узел

Country Status (1)

Country Link
SU (1) SU1106022A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
1. Паперлов А.А. Логические основы цифровых машин и программировани . М., Наука, 1965, с.106. 2. Авторское свидетельство СССР №913598, кл. Н 03 К 19/23, 1982. *

Similar Documents

Publication Publication Date Title
SU1106022A1 (ru) Логический узел
SU1372604A1 (ru) Генератор импульсов
SU780207A1 (ru) Троичный счетный триггер
SU478429A1 (ru) Устройство синхронизации
SU1190491A1 (ru) Формирователь одиночного импульса
SU1635251A1 (ru) Цифровой фильтр
SU1085003A1 (ru) Формирователь сигнала опорной частоты
SU452916A1 (ru) Устройство задержки
SU1510074A1 (ru) Устройство дл синхронизации импульсов
SU839041A1 (ru) Частотный дискриминатор
SU1411957A2 (ru) Селектор импульсов по длительности
SU464070A1 (ru) Синхронизирующее устройство
SU1116524A1 (ru) Генератор случайных сигналов
SU455468A1 (ru) Формирователь импульсов по переднему и заднему фронту входного импульса
SU894873A1 (ru) Устройство дл контрол последовательности импульсов
SU1385283A1 (ru) Селектор последовательности импульсов
SU1030789A1 (ru) Устройство дл ввода информации
SU1451840A1 (ru) Устройство дл формировани импульсов
SU389622A1 (ru) Импульсный фазовый дискриминатор
SU1132346A1 (ru) Формирователь пачек импульсов
SU900422A1 (ru) Формирователь импульсов
SU569000A1 (ru) Импульсный частотно-фазовой дискриминатор
SU1599976A1 (ru) Устройство тактовой синхронизации
SU1529450A1 (ru) Управл емый делитель частоты
SU1444931A2 (ru) Генератор импульсов